单次可程序化记忆单元及其操作方法 【技术领域】
本发明涉及一种半导体元件，特别是涉及一种单次可程序化记忆单元及其操作方法。
背景技术
当电流关掉后，储存在记忆体里面的资料不会消失者，这类型的记忆体称为非挥发性记忆体。非挥发性记忆体中，依记忆体内的资料是否能在使用电脑时随时改写为标准，又可分为二大类产品，即只读存储器(ReadOnly Memory，ROM)和快闪记忆体(Flash Memory)。
从集成电路发明以来，半导体工业蓬勃发展。主要的原因在于电子元件(例如：单次可程序化记忆单元)的尺寸愈来愈小，提高集成电路的集积密度，使得集成电路每单位面积，可容纳更多的电子元件。
另一方面，随着电子产品所需要储存的资料与日俱增，面对这种记忆体尺寸下缩，而记忆体容量却需要增加的情况下，如何制造尺寸小、高集积密度，又能兼顾其品质的记忆体元件是产业的一致目标。
由此可见，上述现有的单次可程序化记忆单元在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型的单次可程序化记忆单元及其操作方法，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的单次可程序化记忆单元存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型的单次可程序化记忆单元及其操作方法，能够改进一般现有的单次可程序化记忆单元，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
【发明内容】
本发明的主要目的在于，克服现有的单次可程序化记忆单元存在的缺陷，而提供一种新型结构的单次可程序化记忆单元，所要解决的技术问题是使其藉由第二导电插塞的尺寸不同于第一导电插塞的尺寸而在制造工艺中提升单次可程序化记忆单元的良率，非常适于实用。
本发明的另一目的在于，提供一种新型的单次可程序化记忆单元的操作方法，所要解决的技术问题是使其有效地读取单次可程序化记忆单元，从而更加适于实用。
本发明的再一目的在于，提供一种新型结构的单次可程序化记忆单元，所要解决的技术问题是使其藉由外围导电插塞的尺寸不同于第一导电插塞的尺寸而在制造工艺中提升单次可程序化记忆单元的良率，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种单次可程序化记忆单元，其包含：一栅极介电层，配置于一井上；一栅极电极，配置于该栅极介电层上；一第一源极/漏极与一第二源极/漏极，配置于该井中，分别位于该栅极电极下方的相对二侧；一第一自我对准金属硅化层，配置于该第一源极/漏极上；一电容介电层，配置于该第二源极/漏极上；一第一导电插塞，配置于该第一自我对准金属硅化层上；以及一第二导电插塞，配置于该电容介电层上，其中该第一导电插塞的尺寸不同于该第二导电插塞的尺寸。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的单次可程序化记忆单元，其中所述的电容介电层是为一电阻保护性氧化层或一自我对准金属硅化层阻挡层。
前述的单次可程序化记忆单元，其配置于一半导体晶圆的中央或边缘，其中在该半导体晶圆的中央的该单次可程序化记忆单元中的该第二导电插塞的尺寸不同于在该半导体晶圆的边缘地该单次可程序化记忆单元中的该第二导电插塞的尺寸。
前述的单次可程序化记忆单元，其配置于一记忆体阵列的中央或边缘，其中在该记忆体阵列的中央的该单次可程序化记忆单元中的该第二导电插塞的尺寸不同于在该记忆体阵列的边缘的该单次可程序化记忆单元中的该第二导电插塞的尺寸。
前述的单次可程序化记忆单元，其更包含：一第一轻掺杂漏极，配置于该第一源极/漏极与该第一自我对准金属硅化层之间，其中该第一轻掺杂漏极的传导特性与该第一源极/漏极的传导特性相反；以及一第二轻掺杂漏极，配置于该第二源极/漏极与电容介电层之间，其中该第二轻掺杂漏极的传导特性与该第二源极/漏极的传导特性相反。
前述的单次可程序化记忆单元，其中所述的第二导电插塞的尺寸与该第一导电插塞的尺寸是定义于电路设计图或是掩模上的图案。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种操作方法，适用于前述的单次可程序化记忆单元，该操作方法包含：施予一第一电位至该第一导电插塞；施予一第二电位至该第二导电插塞；施予一第三电位至该栅极电极；以及施予一第四电位至该井，其中该第三电位与该第四电位之间的电位差是用以导通该栅极介电层下方的通道，该第一电位与该第二电位之间的电位差是用以于该通道中产生电流。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的操作方法，当该单次可程序化记忆单元是为一N通道单次可程序化记忆单元，该操作方法更包含：设定该第二电位大于或等于该第四电位；以及设定该第三电位大于该第四电位。
前述的操作方法，当该单次可程序化记忆单元是为一P通道单次可程序化记忆单元，该操作方法更包含：设定该第二电位小于或等于该第四电位；以及设定该第三电位小于该第四电位。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种集成电路，其至少包含：一单次可程序化记忆单元，其包含：一栅极介电层，配置于一井上；一栅极电极，配置于该栅极介电层上；一第一源极/漏极与一第二源极/漏极，配置于该井中，分别位于该栅极电极下方的相对二侧；一第一自我对准金属硅化层，配置于该第一源极/漏极上；一电容介电层，配置于该第二源极/漏极上；及一第一导电插塞，配置于该电容介电层上；以及一外围电路装置，电性耦接该单次可程序化记忆单元，其中该外围电路装置至少包含一外围导电插塞，该外围导电插塞的尺寸不同于该第一导电插塞的尺寸。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的集成电路，其更包含：一第二导电插塞，配置于该第一自我对准金属硅化层上，其中该第二导电插塞的尺寸不同于该第一导电插塞的尺寸。
借由上述技术方案，本发明单次可程序化记忆单元及其操作方法至少具有下列优点及有益效果：
1、藉由本发明的单次可程序化记忆单元，由于第二导电插塞的尺寸不同于第一导电插塞的尺寸，在制造工艺中，可提升此单次可程序化记忆单元的良率。
2、藉由本发明的操作方法，可有效地读取单次可程序化记忆单元。
3、藉由本发明的集成电路，由于外围导电插塞的尺寸不同于第一导电插塞的尺寸，在制造工艺中，可提升此单次可程序化单元的良率。
综上所述，本发明是有关于一种单次可程序化记忆单元及其操作方法。该单次可程序化记忆单元，其包含栅极介电层、栅极电极、第一源极/漏极、第二源极/漏极、第一自我对准金属硅化层、电容介电层、第二导电插塞与第一导电插塞。此栅极电极配置于此栅极介电层上。此第一源极/漏极与一第二源极/漏极分别位于此栅极电极下方之相对两侧。此第一自我对准金属硅化层配置于此第一源极/漏极上。此电容介电层，配置于此第二源极/漏极上。此第二导电插塞，配置于此第一自我对准金属硅化层上。此第一导电插塞，配置于此电容介电层上，其中此第二导电插塞的尺寸不同于此第一导电插塞的尺寸。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
【附图说明】
图1是依照本发明一实施例的一种单次可程序化记忆单元的俯视图。
图2是沿图1中2-2剖面线的剖面图。
图3是依照本发明一实施例的一种记忆体阵列的一部分的俯视图。
图4是沿图3中的单次可程序化记忆单元220中4-4剖面线的剖面图。
图5是依照本发明另一实施例的一种单次可程序化记忆单元的剖面图。
图6是依照本发明再一实施例的一种单次可程序化记忆单元的剖面图。
图7是依照本发明一实施例的一种集成电路的方框图。
100：单次可程序化记忆单元 110：井
112：栅极介电层 114：栅极电极
116：第一源极/漏极 117：第二源极/漏极
120：第一衬垫 121：第二衬垫
122：第一间隔物 123：第二间隔物
130：第一自我对准金属硅化层 132：第二自我对准金属硅化层
140：电容介电层 150：第一蚀刻终止层
152：第二蚀刻终止层 160：层间绝缘层
170：第二导电插塞 172：第一导电插塞
174a：第一导电插塞 180a，180b，180c：第一金属线
184a，184b，184c：第三金属线 200：记忆体阵列
210-260：单次可程序化记忆单元 310：第一轻掺杂漏极
311：第二轻掺杂漏极
【具体实施方式】
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的单次可程序化记忆单元及其操作方法其具体实施方式、结构、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。为了方便说明，在以下的实施例中，相同的元件以相同的编号表示。不相关的细节部分也未完全绘示出，以求图式的简洁。
请参照图1、图2所示，图1是绘示依照本发明一实施例的一种单次可程序化记忆单元的俯视图，图2是绘示沿图1中的剖面线2-2的剖面图。单次可程序化记忆单元100可包含井110。图2中，井110是形成于单次可程序化记忆单元100中用以提供额外的隔离。井110可为N井，其藉由植入或扩散N型离子(例如：砷离子或磷离子)于基板中所形成。相反地，井110可为P井，其藉由植入或扩散P型离子(例如：硼离子)于基板中所形成。另外，基板可包含已掺杂的或未掺杂的块状硅。图2中，单次可程序化记忆单元100还包含栅极介电层112以及栅极电极114。本实施例中，在井110上形成并图案化栅极介电层112以及栅极电极114，其中栅极介电层112配置于井110上，栅极电极114配置于栅极介电层112上。栅极介电层112是为高介电常数的介电材料，像是氧化硅、氮氧化硅、氮化硅、氧化物、含氮的氧化物、及其结合物或相似材料。关于其他相似材料例如可为氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪或其结合物。值得注意的是，栅极介电层112的相对介电常数可大于4。另一方面，栅极电极114包含导电材料为佳，像是金属(例如：钽、钛、钼、钨、铂、铝、铪或钌)、硅化金属(例如：硅化钛、硅化钴、硅化镍或硅化钽)、氮化金属(例如：氮化钛或氮化钽)、掺杂的多晶硅、其他导电材料或其结合物。
图2中，单次可程序化记忆单元100还包含第一源极/漏极116与第二源极/漏极117。所谓“源极/漏极”代表其可为源极或漏极。若第一源极/漏极116作为源极，则第二源极/漏极117作为漏极；相反地，若第一源极/漏极116作为漏极，则第二源极/漏极117作为源极。本实施例中，第一源极/漏极116与第二源极/漏极117形成于井110中，并分别位于栅极电极114下方的相对两侧。举例来说，第一源极/漏极116位于栅极电极114下方的左侧，第二源极/漏极117位于栅极电极114下方的右侧。在实施例中，可植入P型离子(例如：硼离子或二氟化硼离子)于N井110中，以形成第一源极/漏极116与第二源极/漏极117，则单次可程序化记忆单元100可视为一种P通道金属-氧化物-半导体元件。相反地，可植入N型离子(例如：砷离子或磷离子)于P井110中，以形成第一源极/漏极116与第二源极/漏极117，则单次可程序化记忆单元100可视为一种N通道金属-氧化物-半导体元件。
图2中，单次可程序化记忆单元100还可包含第一衬垫120与第二衬垫121，其中第一衬垫120与第二衬垫121是配置于沿着栅极电极114的周缘。另外，单次可程序化记忆单元100还可包含第一间隔物122与第二间隔物123，其中第一间隔物122配置于第一衬垫120上，第二间隔物123配置于第二衬垫121上。第一间隔物122与第二间隔物123可为介电材料，像是氧化硅、氮化硅、及其结合物或相似材料。
图2中，单次可程序化记忆单元100还包含第一自我对准金属硅化层(salicide layer)130、第二自我对准金属硅化层132以及电容介电层140。本实施例中，第一自我对准金属硅化层130配置于第一源极/漏极116上。第二自我对准金属硅化层132配置于一部分的栅极电极114上，且第二自我对准金属硅化层132亦可延伸于第一衬垫120与第一间隔物122的上方。电容介电层140配置于另一部分的栅极电极114上，且电容介电层140亦可配置于第二衬垫121与第二间隔物123的上方。另外一种实施例，电容介电层140仅覆盖部分第二源极/漏极117区域，靠近第二衬垫121与第二间隔物123的第二源极/漏极117区域的上方可由第二自我对准金属硅化层132延伸形成。电容介电层140可为电阻保护性的氧化层(resistiveprotection oxide layer)或自我对准金属硅化层阻挡层(self-alignedsilicide block layer)。
图2中，单次可程序化记忆单元100还可包含第一蚀刻终止层150、第二蚀刻终止层152以及层间绝缘层(interlayer insulating layer)160。本实施例中，第一蚀刻终止层150上覆于第一自我对准金属硅化层130与电容介电层140，第二蚀刻终止层152上覆于第一蚀刻终止层150与第二自我对准金属硅化层132，层间绝缘层160上覆于第二蚀刻终止层152。
图2中，单次可程序化记忆单元100还包含第二导电插塞170以及第一导电插塞172。本实施例中，第二导电插塞170延伸穿入层间绝缘层160、第二蚀刻终止层152以及第一蚀刻终止层150，且第二导电插塞170接触第一自我对准金属硅化层130。第一导电插塞172延伸穿入层间绝缘层160、第二蚀刻终止层152以及第一蚀刻终止层150，且第一导电插塞172接触电容介电层140。第二导电插塞170的尺寸不同于第一导电插塞172的尺寸为佳。第二导电插塞170的尺寸与第一导电插塞172的尺寸可定义或实施在电路设计图或是掩模上的图案。在半导体制造工艺中，较小的导电插塞意味着在蚀刻出开孔(opening)时的速度较慢。若第二导电插塞170的尺寸等于第一导电插塞172的尺寸，则在蚀刻过程之后，若第二导电插塞170恰可接触第一自我对准金属硅化层130时，则第一导电插塞172可能已穿过电容介电层140，并直接接触第二源极/漏极117。如此一来，在对单次可程序化记忆单元100程序化的过程中，电容介电层140不会产生崩溃，使得程序化失败。为了防止这类不幸的状况发生，第一导电插塞172采用较小的尺寸，在蚀刻过程之后，第二导电插塞170接触第一自我对准金属硅化层130时，第一导电插塞172接触电容介电层140或是未完全贯穿电容介电层140，其中在第一导电插塞172未完全贯穿电容介电层140的状态下，第一导电插塞172与第二源极/漏极117之间剩余的电容介电层140的厚度，仍应足以顺利程序化。另一方面，第一导电插塞172采用较小的尺寸，不会占用到额外的空间，可提高半导体元件的集积密度。换言之，第一导电插塞172的横截面积应小于第二导电插塞170的横截面积。
另外，关于上述的蚀刻制造工艺，于其他实施例中，单次可程序化记忆单元100中可形成第一蚀刻终止层150，而无需形成第二蚀刻终止层152。
图2中，第二自我对准金属硅化层132可配置于一部分的栅极电极114上，电容介电层140则配置于另一部分的栅极电极114上。另一方面，应了解到，基于记忆单元的设计原则与一些可能的状况，于其他实施例中，第一源极/漏极上大部分可被第一自我对准金属硅化层覆盖，小部分被电容介电层覆盖。相反地，第一源极/漏极上大部分可被电容介电层覆盖，小部分被第一自我对准金属硅化层覆盖。在不脱离本发明的精神和范围内，本领域人员当视实际情况弹性选择电容介电层与第一自我对准金属硅化层的配置方式。
另外，在记忆体阵列中，其可包含多个单次可程序化记忆单元100以及外围逻辑元件(peripheral logic device)，其中外围逻辑元件电性连接单次可程序化记忆单元100。当然，外围逻辑元件亦可配置于记忆体阵列之外。值得注意的是，单次可程序化记忆单元100的第一导电插塞172的尺寸不同于外围逻辑元件的导电插塞的尺寸。
另外，在实际应用中，单次可程序化记忆单元100可配置于记忆体阵列的中央或边缘。为了提高制造工艺的可靠度及稳定性，在记忆体阵列的中央的单次可程序化记忆单元100中的该第一导电插塞172的尺寸可不同于在记忆体阵列的边缘的单次可程序化记忆单元100中的第一导电插塞172的尺寸。
另外，在实际应用中，单次可程序化记忆单元100可配置于半导体晶圆的中央或边缘。为了提高制造工艺的可靠度及稳定性，在半导体晶圆的中央的单次可程序化记忆单元100中的第一导电插塞的尺寸172不同于在半导体晶圆的边缘的单次可程序化记忆单元100中的第一导电插塞172的尺寸。
请继续参阅图2所示，依照本发明一实施例，提出一种适用于单次可程序化记忆单元100的操作方法。此操作方法中，施予第一电位至第二导电插塞170，施予第二电位至第一导电插塞172，施予第三电位至栅极电极114，并施予第四电位至井110。若程序化单次可程序化记忆单元100时，第三电位与第四电位之间的电位差需足以导通栅极介电层112下方的通道，在通道导通之后，第二电位与第一电位之间的电位差需足以使电容介电层140崩溃。
另一方面，单次可程序化记忆单元100可为N通道单次可程序化记忆单元，其中井110为P井，第一源极/漏极116与第二源极/漏极117皆掺杂N型离子。若读取N通道单次可程序化记忆单元100时，施予第一电位至第二导电插塞170，施予第二电位至第一导电插塞172，施予第三电位至栅极电极114，并施予第四电位至井110。第三电位与第四电位之间的电位差需足以导通栅极介电层112下方的通道，其中第三电位应大于第四电位。第一电位与第二电位之间的电位差是用以于此通道中产生电流。若设定第一电位大于第二电位，则第一源极/漏极162的电位大于第二源极/漏极117的电位，电流由第一电位流向第二电位；相反地，若设定第一电位小于第二电位，则第一源极/漏极116的电位小于第二源极/漏极117的电位，电流由第二电位流向第一电位。另外，可设定第二电位大于或等于第四电位，藉此防止在井110与第二源极/漏极117之间的接面处产生顺向偏压。当然，亦可设定第一电位大于或等于第四电位，藉此防止在井110与第一源极/漏极116之间的接面处产生顺向偏压。
另外，单次可程序化记忆单元100可为P通道单次可程序化记忆单元，其中井110为N井，第一源极/漏极116与第二源极/漏极117皆掺杂P型离子。若读取P通道单次可程序化记忆单元100时，施予第一电位至第二导电插塞170，施予第二电位至第一导电插塞172，施予第三电位至栅极电极114，并施予第四电位至井110。第三电位与第四电位之间的电位差需足以导通栅极介电层112下方的通道，其中第三电位应小于第四电位。第一电位与第二电位之间的电位差是用以于此通道中产生电流。若设定第一电位大于第二电位，则第一源极/漏极1162的电位大于第二源极/漏极117的电位，电流由第一电位流向第二电位；相反地，若设定第一电位小于第二电位，则第一源极/漏极116的电位小于第二源极/漏极117的电位，电流由第二电位流向第一电位。另外，可设定第二电位小于或等于第四电位，藉此防止在井110与第二源极/漏极117之间的接面处产生顺向偏压。当然，亦可设定第一电位小于或等于第四电位，藉此防止在井110与第一源极/漏极116之间的接面处产生顺向偏压。值得注意的是，可根据栅极介电层112下方的通道中的电流大小，来判断单次可程序化记忆单元100是否被程序化。若单次可程序化记忆单元100被程序化，则通道中的电流较大；若单次可程序化记忆单元100未被程序化，则通道中的电流较小。
请参阅图3、图4所示，图3是绘示依照本发明一实施例的一种记忆体阵列的一部分的俯视图，图4是绘示沿图3中的单次可程序化记忆单元220的剖面线4-4的剖面图。记忆体阵列200包含多个单次可程序化记忆单元，像是图3中的多个单次可程序化记忆单元210、220、230、240、250、260。图4中，单次可程序化记忆单元220除了加了第一金属线180a、第二金属线182a、第三金属线184a以及第三导电插塞174a之外，实质上与上述的单次可程序化记忆单元100相同。本实施例中，第一金属线180a与第二金属线182a皆被图案化并形成于层间绝缘层160上，其中第一金属线180a连接第一导电插塞172，第二金属线182a连接第二导电插塞170。第三导电插塞174a连接第二金属线182a，第三金属线184a连接第三导电插塞174a，其中第三金属线184a位于第二金属线182a的上方。另外，记忆体阵列200中的多个单次可程序化记忆单元，其中每一个单次可程序化记忆单元可与上述的单次可程序化记忆单元220相似或相同，但是每一个单次可程序化记忆单元在记忆体阵列200中的排列位置不同。
图3中，单次可程序化记忆单元210、220、230皆电性连接至第一金属线180a；相似地，单次可程序化记忆单元240、250、260皆电性连接至第一金属线180c。在记忆体阵列200中，每一条第一金属线皆可垂直于每一条第三金属线，每一条第一金属线皆可平行于每一个栅极电极。本实施例中，第一金属线180a、180b、180c垂直于第三金属线184a、184b、184c，还平行于栅极电极114。值得注意的是，每两个单次可程序化记忆单元可共用同一个第三导电插塞，藉此，可增加记忆体阵列的集积密度。本实施例中，两单次可程序化记忆单元220、250共用第三导电插塞174a；两单次可程序化记忆单元210、240共用第三导电插塞174b；两单次可程序化记忆单元230、260共用第三导电插塞174c。
请继续参阅图3、图4所示，依照本发明另一实施例，提出一种适用于记忆体阵列200的操作方法。在此操作方法下，在记忆体阵列200中每一条第一金属线180a、180b、180c可作为一源极线，每一条第三金属线184a、184b、184c可作为一选择线。
本实施例中，若程序化记忆体阵列200中的单次可程序化记忆单元220。则施予第一电位至第三金属线184a，施予第二电位至第一金属线180a，施予第三电位至单次可程序化记忆单元220的栅极电极114，并施予第四电位至井110。值得注意的是，第一电位可等于第四电位，第三电位与第四电位之间的电位差需足以导通栅极介电层112下方的通道，其中第三电位与第四电位之间的电位差例如可为约1.5伏特。在通道导通之后，第二电位与第一电位之间的电位差需足以使电容介电层140崩溃，其中第二电位与第一电位之间的电位差例如可为约6伏特。
另一方面，若不程序化记忆体阵列200中任一单次可程序化记忆单元，则浮接此单次可程序化记忆单元的第三金属线；浮接此单次可程序化记忆单元的第一金属线，或是施予第二电位至第一金属线，其中此第二电位与在程序化时施予于第一金属线180a的第二电位相同；施予第五电位至单次可程序化记忆单元220的栅极电极114，其中此第五电位不同于在程序化时施予至单次可程序化记忆单元220的栅极电极114的第三电位；并施予与在程序化时相同的第四电位至井。举例来说，上述的第三电位与第四电位之间的电位差例如可为约1.5伏特，而第五电位与第四电位之间的电位差例如可为约0伏特。
另外，若读取记忆体阵列200中的单次可程序化记忆单元220。则施予第一电位至第三金属线184a，施予第二电位至第一金属线180a，施予第三电位至单次可程序化记忆单元220的栅极电极114，并施予第四电位至井110。值得注意的是，第三电位与第四电位之间的电位差需足以导通栅极介电层112下方的通道，其中第三电位与第四电位之间的电位差例如可为约1.5伏特。第一电位与第二电位之间的电位差系用以于此通道中产生电流，其中第一电位与第二电位之间的电位差例如可为约1.5伏特。
进一步而言，单次可程序化记忆单元220可为N通道单次可程序化记忆单元，其中井110为P井，第一源极/漏极116与第二源极/漏极117皆掺杂N型离子。若读取N通道单次可程序化记忆单元100时，施予第一电位至第三金属线184a，施予第二电位至第一金属线180a，施予第三电位至单次可程序化记忆单元220的栅极电极114，并施予第四电位至井110。值得注意的是，第三电位与第四电位之间的电位差需足以导通栅极介电层112下方的通道，其中第三电位应大于第四电位。第一电位与第二电位之间的电位差系用以于此通道中产生电流。若设定第一电位大于第二电位，则第一源极/漏极1162的电位大于第二源极/漏极117的电位，电流由第一电位流向第二电位；相反地，若设定第一电位小于第二电位，则第一源极/漏极116的电位小于第二源极/漏极117的电位，电流由第二电位流向第一电位。另外，可设定第二电位大于或等于第四电位，藉此防止在井110与第二源极/漏极117之间的接面处产生顺向偏压。当然，亦可设定第一电位大于或等于第四电位，藉此防止在井110与第一源极/漏极116之间的接面处产生顺向偏压。
另一方面，单次可程序化记忆单元100可为P通道单次可程序化记忆单元，其中井110为N井，第一源极/漏极116与第二源极/漏极117皆掺杂P型离子。若读取P通道单次可程序化记忆单元100时，施予第一电位至第三金属线184a，施予第二电位至第一金属线180a，施予第三电位至单次可程序化记忆单元220的栅极电极114，并施予第四电位至井110。值得注意的是，第三电位与第四电位之间的电位差需足以导通栅极介电层112下方的通道，其中第三电位应小于第四电位。第一电位与第二电位之间的电位差是用以于此通道中产生电流。若设定第一电位大于第二电位，则第一源极/漏极1162的电位大于第二源极/漏极117的电位，电流由第一电位流向第二电位；相反地，若设定第一电位小于第二电位，则第一源极/漏极116的电位小于第二源极/漏极117的电位，电流由第二电位流向第一电位。另外，可设定第二电位小于或等于第四电位，藉此防止在井110与第二源极/漏极117之间的接面处产生顺向偏压。当然，亦可设定第一电位小于或等于第四电位，藉此防止在井110与第一源极/漏极116之间的接面处产生顺向偏压。
另外，若不读取记忆体阵列200中任一单次可程序化记忆单元，则浮接此单次可程序化记忆单元的第三金属线；浮接此单次可程序化记忆单元的第一金属线，或是施予第二电位至第一金属线，其中此第二电位与在读取时施予于第一金属线180a的第二电位相同；施予第五电位至单次可程序化记忆单元220的栅极电极114，其中此第五电位不同于在读取时施予至单次可程序化记忆单元220的栅极电极114的第三电位；并施予与在读取时相同之第四电位至井。举例来说，上述之第三电位与第四电位之间的电位差例如可为约1.5伏特，而第五电位与第四电位之间的电位差例如可为约0伏特。
请参阅图5所示，其是绘示依照本发明另一实施例的一种单次可程序化记忆单元的剖面图。比较图2、图5，图5中，单次可程序化记忆单元300在第一自我对准金属硅化层130与第一源极/漏极116之间加入第一轻掺杂漏极(lightly-doped drain，LDD)310，并且在电容介电层140与第二源极/漏极117之间加入第二轻掺杂漏极311，除此之外，单次可程序化记忆单元300实质上跟图2中的单次可程序化记忆单元100完全一样。在制造过程中，第一轻掺杂漏极310与第二轻掺杂漏极311可植入N型离子或P型离子。另外，执行退火制造工艺，像是快速退火(rapid thermal anneal，RTA)制造工艺，可用来活化第一轻掺杂漏极310与第二轻掺杂漏极311中所植入之离子。图3中，第一轻掺杂漏极310配置于第一源极/漏极116上，第一自我对准金属硅化层130配置于第一轻掺杂漏极310上。第二轻掺杂漏极311配置于第二源极/漏极117上，电容介电层140配置于第二轻掺杂漏极311上。值得注意的是，第一轻掺杂漏极310的传导特性可以和第一源极/漏极116的传导特性相反；第二轻掺杂漏极311的传导特性可以和第二源极/漏极117的传导特性相反。藉此，第一轻掺杂漏极310暨第一源极/漏极116的组合可具有二极管的特性；第二轻掺杂漏极311暨第二源极/漏极117的组合可具有二极管的特性。在实际应用中，此等效二极管可防止逆向电流。
请参阅图6所示，其是绘示依照本发明再一实施例的一种单次可程序化记忆单元的剖面图。比较图2、图6，图6中，单次可程序化记忆单元400少了第二导电插塞170，除此之外，单次可程序化记忆单元300实质上跟图2中的单次可程序化记忆单元100完全一样。
在实际应用上，可采用第一源极/漏极116的扩散(diffusion)机制，来取代原本的第二导电插塞170；换句话说，在图2中，由第二导电插塞170电性连接至第一源极/漏极116，而在图6中，则是由本身第一源极/漏极116当作导体，外界直接施予电压并电连接于第一源极/漏极116。采用第一源极/漏极116的扩散区当传导导电体，一方面可以缩小单次可程序化记忆单元100的单元面积(因为少了第二导电插塞170区域，可以减少第一源极/漏极116的扩散区的宽度)，再来可以减少因为第二导电插塞170所导致良率问题(如接触不良等)。
请参阅图7所示，其是绘示依照本发明一实施例的一种集成电路的方框图。图7中，集成电路500至少包含单次可程序化记忆单元600与周边电路装置700。在本实施例中，单次可程序化记忆单元600与外围电路装置700电性耦接。单次可程序化记忆单元600可为上述的单次可程序化记忆单元100、300、400。外围电路装置700包含周边导电插塞710。值得注意的是，周边导电插塞710的尺寸不同于上述的第一导电插塞172的尺寸。由于此两种不同区块下有不同的导电插塞尺寸大小，因此，可以设计单次可程序化记忆单元100做出不同于一般导电插塞710的尺寸(一般而言，晶片制造厂商通常只提供固定的导电插塞尺寸)，这样一来，可以针对单次可程序化记忆单元100做出性能及良率最佳化，而不用受限于固定的导电插塞，其目的是能拥有最高的良率产出。
一般而言，外围电路装置700的外围导电插塞710的尺寸是依循集成电路的设计规则(design rule)。外围装置700可至少包含电子开关、逻辑输入输出装置与被动元件其中之一。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。