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1、10申请公布号CN104205227A43申请公布日20141210CN104205227A21申请号201380018336422申请日2013040113/435,71820120330USG11C11/22200601G11C29/4220060171申请人德克萨斯仪器股份有限公司地址美国德克萨斯州72发明人DJ托普斯MP克林顿74专利代理机构北京纪凯知识产权代理有限公司11245代理人赵蓉民54发明名称铁电随机存取存储器FRAM布局设备和方法57摘要本发明涉及具有阵列段3101，3102的铁电随机存取存储器FRAM，每个阵列段具有以行和列布置的FRAM单元324阵列，其中每行和板线与耦。
2、合到位线单元326的位线关联且每列与字线关联。传感电路具有耦合到第一段3101位线和耦合到第二段3102位线的感应放大器328。位置与阵列段邻近的板驱动器3081、3082耦合到板线。与板驱动器位置邻近的行接口电路3041、3042耦合到字线。字线升压电路316耦合到行接口电路。输入/输出IO总线318耦合到每个感应放大器且纠错码ECC逻辑电路320耦合到IO总线。控制器322耦合到IO总线、ECC逻辑电路、传感电路和行接口电路。30优先权数据85PCT国际申请进入国家阶段日2014093086PCT国际申请的申请数据PCT/US2013/0347852013040187PCT国际申请的公布数。
3、据WO2013/149235EN2013100351INTCL权利要求书4页说明书6页附图12页19中华人民共和国国家知识产权局12发明专利申请权利要求书4页说明书6页附图12页10申请公布号CN104205227ACN104205227A1/4页21一种设备，其包括第一阵列段，其具有第一阵列的铁电存储器单元，所述铁电存储器单元布置在第一组行和第一组列内，其中来自所述第一组行的每行与来自第一组位线的至少一条位线和来自第一组板线的至少一条板线关联，并且其中来自所述第一组列的每列与来自第一组字线的至少一条字线关联；以及第一组位线单元，其中每条位线耦合到来自所述第一组位线的至少一条位线；第二阵列段，。
4、其具有第二阵列的铁电存储器单元，所述铁电存储器单元布置在第二组行和第二组列内，其中来自所述第二组行的每行与来自第二组位线的至少一条位线和来自第二组板线的至少一条板线关联，并且其中来自所述第二组列的每列与来自第二组字线的至少一条字线关联；以及第二组位线单元，其中每条位线耦合到来自所述第二组位线的至少一条位线；传感电路，其位于所述第一阵列段和所述第二阵列段之间，其中所述第二电路包括多个感应放大器，并且其中每个感应放大器耦合到来自所述第一组位线的至少一条位线并且其耦合到来自所述第二组位线的至少一条位线；第一板驱动器，其耦合到来自所述第一组板线的每条板线并且其位于基本上与所述第一阵列段邻近的位置；第二。
5、板驱动器，其耦合到来自所述第二组板线的每条板线并且其位于基本上与所述第二阵列段邻近的位置；第一行接口电路，其耦合到来自所述第一组字线的每条字线并且其位于基本上与至少一个所述第一板线驱动器和所述第一阵列段邻近的位置；第二行接口电路，其耦合到来自所述第二组字线的每条字线并且其位于基本上与至少一个所述第二板线驱动器和所述第二阵列段邻近的位置；字线升压电路，其耦合到所述第一和第二行接口电路并且其在所述第一和第二行接口电路之间；输入/输出总线，即IO总线，其耦合到每个感应放大器并且其位于与所述第一和第二阵列段中的至少一个基本邻近的位置；纠错码逻辑电路，即ECC逻辑电路，其耦合到所述IO总线并且与所述IO。
6、总线基本邻近；以及控制器，其耦合到所述IO总线、所述ECC逻辑电路、所述传感电路、所述第一行接口电路和所述第二行接口电路，其中所述控制器与所述第一和第二行接口电路、所述IO总线和所述ECC逻辑电路中的至少一个基本邻近。2根据权利要求1所述的设备，其中每个位线单元进一步包括预充电电路。3根据权利要求2所述的设备，其中每个位线单元耦合到一对位线，并且其中每个位线单元进一步包括预充电电路，其耦合到它的位线对；以及多路复用器，其耦合到所述预充电电路和其感应放大器，其中所述多路复用器由所述控制器控制。权利要求书CN104205227A2/4页34根据权利要求3所述的设备，其中来自所述第一和第二组位线的每。
7、条位线进一步包括真位线和补位线，并且其中每个铁电存储器单元进一步包括第一MOS晶体管，其在其漏极处耦合到其真位线和在其栅极处耦合到其字线；第一铁电电容器，其耦合在所述第一MOS晶体管的源极和其板线之间；第二MOS晶体管，其在其漏极处耦合到其补位线和在其栅极处耦合到其字线；以及第二铁电电容器，其耦合在所述第二MOS晶体管的源极和其板线之间。5根据权利要求4所述的设备，其中所述ECC逻辑电路进一步包括多个校正子发生器，其经耦合以接收来自所述传感电路的未纠正的读数；多个纠错器电路；以及多个纠错器奇偶校验电路，其中所述多个纠错器电路和所述多个纠错器奇偶校验电路耦合到所述多个校正子发生器，以生成纠正的读。
8、数。6根据权利要求5所述的设备，其中所述第一行接口电路与所述第一阵列段邻近，并且其中所述第二行接口电路与所述第二阵列段邻近。7用于生成铁电随机存取存储器即FRAM的布局并被收录在非临时性存储介质上以及通过处理器可执行的计算机程序，所述计算机程序包括用于接收FRAM规范的计算机编码；用于从所述非临时性存储介质取回FRAM布置图和设计规则的计算机编码；以及用于基于所述FRAM规范和设计规则组合所述FRAM的布局的计算机编码。8根据权利要求7所述的计算机程序，其中所述FRAM规范进一步包括字大小、位长度、字节大小和阵列段布局。9根据权利要求8所述的计算机程序，其中所述设计规则进一步包括用于将行接口电。
9、路沿所述布局的一个边缘放置的计算机编码；以及用于将控制器放置在所述布局的一个角落的计算机编码，其中所述控制器基本上与所述行接口电路邻近。10根据权利要求9所述的计算机程序，其中所述布置图进一步包括共享电路和可扩展电路。11一种具有布局的FRAM，其包括共享电路，其具有沿所述布局的边缘定位的行接口电路；以及控制器，其耦合到所述行接口电路，并且其基本上与所述行接口电路邻近，并且其位于所述布局的角落；以及多个可扩展电路，其布置在阵列中，其中所述阵列与所述行接口电路邻近，其中每个可扩展电路包括第一组位线；第二组位线；第一组字线，其中来自所述第一组字线的每条字线耦合到所述行接口电路；第二组字线，其中来自。
10、所述第二组字线的每条字线耦合到所述行接口电路；第一组板线；第二组板线；权利要求书CN104205227A3/4页4第一组FRAM单元，其布置在第一组行和第一组列内，其中来自所述第一组FRAM单元的每个FRAM单元耦合到来自所述第一组位线的至少一条位线、来自所述第一组字线的至少一条字线和来自所述第一组板线的至少一条板线；第二组FRAM单元，其布置在第二组行和第二组列内，其中来自所述第二组FRAM单元的每个FRAM单元耦合到来自所述第二组位线的至少一条位线、来自所述第二组字线的至少一条字线和来自所述第二组板线的至少一条板线；第一组位线单元，其中每条位线耦合到来自所述第一组位线的至少一条位线；第二组。
11、位线单元，其中每条位线耦合到来自所述第二组位线的至少一条位线；多个感应放大器，其中每个感应放大器耦合到来自所述第一组位线的至少一条位线且其耦合到来自所述第二组位线的至少一条位线，并且其中每个感应放大器位于所述第一和第二组FRAM单元之间；第一板驱动器，其耦合到来自所述第一组板线的每条板线并且其位于基本上与所述第一组FRAM单元邻近的位置；第二板驱动器，其耦合到来自所述第二组板线的每条板线并且其位于基本上与所述第二组FRAM单元邻近的位置；IO总线，其耦合到每个感应放大器并且其位于基本上与所述第一和第二组FRAM单元中的至少一个邻近的位置；以及ECC逻辑电路，其耦合到所述IO总线且基本上与所述I。
12、O总线邻近。12根据权利要求11所述的FRAM，其中所述第一组位线进一步包括第一组真位线和第一组补位线，并且其中所述第二组位线进一步包括第二组真位线和第二组补位线。13根据权利要求12所述的FRAM，其中来自所述第一和第二组FRAM单元的每个FRAM单元进一步包括第一NMOS晶体管，其在其漏极处耦合到其真位线和在其栅极处耦合到其字线；第一铁电电容器，其耦合在所述第一MOS晶体管的所述源极和其板线之间；第二NMOS晶体管，其在其漏极处耦合到其补位线和在其栅极处耦合到其字线；以及第二铁电电容器，其耦合在所述第二MOS晶体管的所述源极和其板线之间。14根据权利要求13所述的FRAM，其中来自所述第一。
13、和第二组位线单元的每个位线单元进一步包括预充电电路，其耦合到来自其关联FRAM单元组的两个邻近行的真位线和补位线；以及多路复用器，其耦合到所述预充电电路和其感应放大器，其中所述多路复用器由所述控制器控制。15根据权利要求14所述的FRAM，其中所述行接口电路进一步包括第一行驱动器，其耦合到所述阵列的行中的每个第一组FRAM单元；第一行译码器，其耦合到所述第一行驱动器；第二行驱动器，其耦合到所述阵列的所述行中的每个第二组FRAM单元；以及第二行译码器，其耦合到所述第二行驱动器；以及字线升压电路，其耦合到所述第一和第二行驱动器，并且其位于所述第一和第二行驱动器之间。16根据权利要求15所述的FRA。
14、M，其中所述ECC逻辑电路进一步包括权利要求书CN104205227A4/4页5多个校正子发生器，其经耦合以接收来自其传感电路的未纠正的读数；多个纠错器电路；以及多个纠错器奇偶校验电路，其中所述多个纠错器电路和所述多个纠错器奇偶校验电路耦合到所述多个校正子发生器，以生成纠正的读数。17根据权利要求16所述的FRAM，其中所述第一和第二行驱动器中的每个进一步包括行移位电路。18根据权利要求17所述的FRAM，其中所述FRAM的位长度是64位。19根据权利要求18所述的FRAM，其中所述阵列是可扩展电路的12阵列、可扩展电路的14阵列、可扩展电路的22阵列、可扩展电路的18阵列、可扩展电路的24阵。
15、列、可扩展电路的42阵列、可扩展电路的28阵列、可扩展电路的44阵列和可扩展电路的48阵列中的一个，其中所述可扩展电路的上述阵列具有各自的1024、2048、2048、4096、4096、4096、8192、8192和16384的字大小和具有各自的8KB、16KB、16KB、32KB、32KB、32KB、64KB、64KB和128KB的大小。权利要求书CN104205227A1/6页6铁电随机存取存储器FRAM布局设备和方法技术领域0001本发明一般涉及铁电随机存取存储器FRAM，并更具体地涉及用于FRAM布局的设备和方法。背景技术0002存储器编译器通常用于设计静态随机存取存储器SRAM和动。
16、态随机存取存储器DRAM。利用这些存储器编译器，用户能够为存储器即，DRAM或SRAM阵列和可以自动生成用于这种存储器的布局的计算机系统或个人计算机PC输入设计准则，这显著地减少设计包括SRAM或DRAM的集成电路IC的开销。另一方面，由于设计上的复杂性，没有使用编译器对其进行设计的FRAM通常不能友好地在编译器中使用；结果，FRAM传统上一直是定制设计的焦点，这是耗时且劳动密集的。因此，需要FRAM编译器。0003美国专利号7,461,371；美国专利授权前公开号2005/0088887以及美国专利授权前公开号2010/0226162中描述了传统系统和/或电路的一些示例。发明内容0004本发。
17、明的一个方面提供设备。0005在所描述的实施例中，该设备包括第一阵列段，其具有布置在第一组行和第一组列内的第一阵列铁电存储器单元，其中来自第一组行的每行与来自第一组位线的至少一条位线和来自第一组板线的至少一条板线关联，并且其中来自第一组列的每列与来自第一组字线的至少一条字线关联；以及第一组位线单元，其中每条位线耦合到来自第一组位线的至少一条位线；第二阵列段，其具有布置在第二组行和第二组列内的第二阵列铁电存储器单元，其中来自第二组行的每行与来自第二组位线的至少一条位线和来自第二组板线的至少一条板线关联，并且其中来自第二组列的每列与来自第二组字线的至少一条字线关联；以及第二组位线单元，其中每条位线。
18、耦合到来自第二组位线的至少一条位线；传感电路，其位于第一阵列段和第二阵列段之间，其中第二电路包括多个感应放大器，并且其中每个感应放大器耦合到来自第一组位线的至少一条位线且耦合到来自第二组位线的至少一条位线；第一板驱动器，其耦合到来自第一组板线的每条板线且其位于基本上与第一阵列段邻近的位置；第二板驱动器，其耦合到来自第二组板线的每条板线且其位于基本上与第二阵列段邻近的位置；第一行接口电路，其耦合到来自第一组字线的每条字线且其位于基本上与第一板线驱动器中的至少一个和第一阵列段邻近的位置；第二行接口电路，其耦合到来自第二组字线的每条字线且其位于基本上与第二板线驱动器中的至少一个和第二阵列段邻近的位置。
19、；字线升压电路，其耦合到第一和第二行接口电路且其在第一和第二行接口电路之间；输入/输出IO总线，其耦合到每个感应放大器且其位于基本上与第一和第二阵列段中的至少一个邻近的位置；纠错码ECC逻辑电路，其耦合到IO总线并基本上与其邻近；以及控制器，其耦合到IO总线、ECC逻辑电路、传感电路、第一行接口电路和第二行接口电路，其中控制器基本上与第一和第二行接口电路、IO总线以及ECC逻辑电路中的至说明书CN104205227A2/6页7少一个邻近。0006在特定实施例中，每个位线单元可包括预充电电路。每个位线单元可耦合到一对位线，其中每个位线单元进一步包括耦合到其位线对的预充电电路，和耦合到预充电电路和。
20、其感应放大器的多路复用器，其中多路复用器由控制器控制。进一步地，来自第一和第二组位线的每条位线可包括真位线和补位线，并且每个铁电存储器单元可包括第一MOS晶体管，其在其漏极处耦合到其真位线和在其栅极处耦合到其字线；第一铁电电容器，其耦合在第一MOS晶体管的源极和其板线之间；第二MOS晶体管，其在其漏极处耦合到其补位线和其栅极处耦合到其字线；以及第二铁电电容器，其耦合在第二MOS晶体管的源极和其板线之间。0007在特定实施例中，ECC逻辑电路可进一步包括多个校正子发生器，其经耦合接收来自传感电路的未纠正的读数；多个纠错器电路；以及多个纠错器奇偶校验电路，其中多个纠错器电路和多个纠错器奇偶校验电路。
21、耦合到多个校正子发生器，以生成纠正的读数。0008在特定实施例中，第一行接口电路可与第一阵列段邻近，并且第二行接口电路可与第二阵列段邻近。0009本发明的另一个方面提供用于生成铁电随机存取存储器FRAM的布局的计算机程序，其收录在非临时性存储介质上并通过处理器可执行。0010在所描述的实施例中，计算机程序包括用于接收FRAM规范的计算机编码、用于从非临时性存储介质取回FRAM布置图和设计规则的计算机编码，以及用于基于FRAM规范和设计规则组合FRAM的布局的计算机编码。0011在特定实施例中，FRAM规范可进一步包括字大小、位长度、字节大小和阵列段布局。设计规则可进一步包括用于将行接口电路沿布。
22、局的一个边缘放置的计算机编码；以及用于将控制器放置在布局的一个角落的计算机编码，其中控制器基本上与行接口电路邻近。布置图可进一步包括共享电路和可扩展电路。0012在另一个方面中提供具有布局的FRAM。0013在所描述的实施例中，FRAM包括共享电路，其具有沿布局的边缘定位的行接口电路；以及控制器，其耦合到行接口电路且其基本上与行接口电路邻近，并且其位于布局的角落；以及多个可扩展电路，其布置在阵列中，其中该阵列与行接口电路邻近，其中每个可扩展电路包括第一组位线；第二组位线；第一组字线，其中来自第一组字线的每条字线耦合到行接口电路；第二组字线，其中来自第二组字线的每条字线耦合到行接口电路；第一组板。
23、线；第二组板线；第一组FRAM单元，其布置在第一组行和第一组列内，其中来自第一组FRAM单元的每个FRAM单元耦合到来自第一组位线的至少一条位线、来自第一组字线的至少一条字线和来自第一组板线的至少一条板线；第二组FRAM单元，其布置在第二组行和第二组列内，其中来自第二组FRAM单元的每个FRAM单元耦合到来自第二组位线的至少一条位线、来自第二组字线的至少一条字线和来自第二组板线的至少一条板线；第一组位线单元，其中每条位线耦合到来自第一组位线的至少一条位线；第二组位线单元，其中每条位线耦合到来自第二组位线的至少一条位线；多个感应放大器，其中每个感应放大器耦合到来自第一组位线的至少一条位线且其耦合。
24、到来自第二组位线的至少一条位线，并且其中每个感应放大器位于第一和第二组FRAM单元之间；第一板驱动器，其耦合到来自第一组板线的每条板线且其位于基本上与第一组FRAM单元邻近的位置；第二板驱动器，其耦合到来自第说明书CN104205227A3/6页8二组板线的每条板线且其位于基本上与第二组FRAM单元邻近的位置；IO总线，其耦合到每个感应放大器且其位于基本上与第一和第二组FRAM单元中的至少一个邻近的位置；以及ECC逻辑电路，其耦合到IO总线且基本上与IO总线邻近。0014在特定实施例中，第一组位线可进一步包括第一组真位线和第一组补位线，并且其中第二组位线进一步包括第二组真位线和第二组补位线。来。
25、自第一和第二组FRAM单元的每个FRAM单元可进一步包括第一NMOS晶体管，其在其漏极处耦合到其真位线和在其栅极处耦合到其字线；第一铁电电容器，其耦合在第一MOS晶体管的源极和其板线之间；第二NMOS晶体管，其在其漏极处耦合到其补位线和在其栅极处耦合到其字线；以及第二铁电电容器，其耦合在第二MOS晶体管的源极和其板线之间。来自第一和第二组位线单元的每个位线单元可进一步包括预充电电路，其耦合到来自其关联FRAM单元组中的两个邻近行的真位线和补位线；以及多路复用器，其耦合到预充电电路和其感应放大器，其中多路复用器由控制器控制。行接口电路可进一步包括第一行驱动器，其耦合到阵列的行中的每个第一组FRA。
26、M单元；第一行译码器，其耦合到第一行驱动器；第二行驱动器，其耦合到阵列的行中的每个第二组FRAM单元；以及第二行译码器，其耦合到第二行驱动器；以及字线升压电路，其耦合到第一和第二行驱动器且其位于第一和第二行驱动器之间。0015在特定实施例中，ECC逻辑电路可进一步包括多个校正子发生器，其经耦合接收来自其传感电路的未纠正的读数；多个纠错器电路；以及多个纠错器奇偶校验电路，其中多个纠错器电路和多个纠错器奇偶校验电路耦合到多个校正子发生器，以便生成纠正的读数。第一和第二行驱动器中的每个可进一步包括行移位电路。FRAM的位长度可以是64位。阵列是可扩展电路的12阵列、可扩展电路的14阵列、可扩展电路的。
27、22阵列、可扩展电路的18阵列、可扩展电路的24阵列、可扩展电路的42阵列、可扩展电路的28阵列、可扩展电路的44阵列和可扩展电路的48阵列中的一个，其中可扩展电路的上述阵列具有各自的1024、2048、2048、4096、4096、4096、8192、8192和16384的字大小和具有各自的8KB、16KB、16KB、32KB、32KB、32KB、64KB、64KB、128KB大小。附图说明0016图1是计算机系统的示例的示图。0017图2是根据本发明的FRAM编译器的示例的示图，其可在图1的计算机系统上使用。0018图3是FRAM布置图的示例的示图。0019图4是图3的FRAM单元的示例的。
28、示图。0020图5是图3的位线单元的示例的示图。0021图6是图3的感应放大器的示例的示图。0022图7是用于图3的阵列段的行移位的示例的示图。0023图8是在图3的行驱动器中所采用的行移位电路的示例的示图。0024图9是用于图3的阵列段的列移位的示例的示图。0025图10是图3的纠错码ECC逻辑电路的示例的示图。0026图11图14是通过使用图3的布置图的图2的编译器生成的FRAM存储器电路的示例的示图。说明书CN104205227A4/6页9具体实施方式0027图1中示出计算机网络100。网络100通常包括个人计算机PC或终端1021到102N，包交换网络104和大规模计算计算机106。这。
29、些计算机1021到102N和106中的每个包括一个或更多个处理器和存储介质例如随机存取存储器和硬盘驱动器，其中处理器可执行存储在存储介质中的计算机程序编码或软件指令。电路编译器其通常为计算机编码或软件指令通常采取许多形式并且其可在PC1021到102N中的一个或更多个上或者经由网络104运行或执行。0028图2示出FRAM编译器204的概括示图。编译器204通常经由计算机网络100上的计算机1021到102N和106中的一个或多个运行，以便生成FRAM存储器电路的布局。通常，用户能够定义FRAM规范例如字大小、位长度、总大小和布局纵横比。机器206能够取回从存储介质208例如硬盘驱动器取回的F。
30、RAM布置图210，并且，基于FRAM规范202和设计规则212，机器206能够形成FRAM存储器通常用于在集成电路或IC中使用作为结果218。0029布置图210可在图3中看出其示例可阐明FRAM存储器的通用布置。如图3的示例所示，布置图210具有两个部件共享电路301和可扩展电路303。共享电路301通常由在可扩展电路303之间可被共享并且其可部分通过设计规则212描述的电路构成，同时可扩展可扩展电路303以实现所需的大小、纵横比等等。在图3所示的示例其示出最小尺寸FRAM存储器电路的示例中，共享电路301沿一个边缘定位，其中控制器322在一个角落并且行接口电路即，上阵列段3101和下阵列。
31、段3102和字线升压电路316的行接口电路基本上与控制器322邻近。行译码器3021和3022以及行驱动器3041和3042中的每个用于这些行接口电路可用于驱动水平扩展的任何数目的阵列段即，3101和3102的行。例如，可扩展电路303可通常由共享传感电路314例如，其包括感应放大器328并且基本与传感电路314邻近和共享输入/输出IO总线318和ECC逻辑电路320的阵列段3101和3102对其通常为单元阵列3111和3112以及位线电路3121和3122构成。单元阵列3111和3112例如，其可以是32位宽的还通常包括布置在行列的阵列内的FRAM单元324，并且位线电路3121和3122通。
32、常包括位线单元326。还存在与单元阵列3111和3112中的每个关联的板驱动器3081和3082。0030图4中示出FRAM单元324的示例。如所示出的，FRAM单元324通常由分别耦合到真位线BL和补位线的晶体管Q1和Q2如所示出，其为NMOS晶体管构成。晶体管Q1和Q2也共享通常耦合到其板线驱动器即，3081或3082的板线PL，并且共享通常耦合到其行驱动器即，3041或3042的字线WL。这些晶体管Q1和Q2可然后用于控制或帮助读取铁电电容器C1和C2的状态，或者帮助到铁电电容器C1和C2的状态写入。0031通过位线电路即，3121和3122，可期望位线单元326被多组真位线BL和补位线。
33、共享，尽管为每组真位线BL和补位线采用一个位线单元326是可能。如图5的示例所示，一对真位线和补位线BL1/和BL2/共享位线单元324。对于该示例，位线单元324通常包括预充电电路402其通常包括晶体管Q3到Q8、恢复电路404其通常包括晶体管Q9到Q20和多路复用器或MUX406其通常包括晶体管Q21到Q24。预充电说明书CN104205227A5/6页10电路402通常由使用预充电信号PRE的控制器322控制，并且其耦合到轨VDD以便能够对位线BL1、BL2、和/预充电。恢复电路404其可通常提供一些测试功能性通常由控制器322利用控制信号CNTL控制并且耦合到轨VSS。多路复用器406。
34、由控制器322利用选择信号SELECT控制，其中多路复用器406可从输出位线BLO和上的真位线BL1和补位线或真位线BL2和补位线输出状态。0032通常，感应放大器328从位线电路3121和3122对中的每个耦合到位线单元324，如图6的示例所示。感应放大器328通常由晶体管Q25到Q28组成，并且感应放大器328通常基于通过控制器322提供的感应使能信号SE和其补信号或逆信号被启用或禁用。感应放大器328还能够基于读取/写入信号RW其也通常由控制器322提供的状态来执行读取和写入操作的部分，并且位线BLO和能够基于信号PRC其也通常由控制器提供的状态耦合在一起。0033为了增加可制造性和可靠。
35、性，可添加若干其他特征例如，其可在图3和图7图9中看出到单元阵列即，3111和3112。通常，伪FRAM单元即，324的条带可包括在单元阵列即，3111或3112的外围上，以减少穿过阵列即，3111或3112的过程梯度的影响。此外，可存在可致使位线即，真位线或补位线或字线不能用的错误或故障，因此将冗余的位线和冗余的字线引入阵列即，3111和3112。当检测到故障位线或字线时，阵列即，3111和3112可被移位如图7和图9所示。对于字线移位，行译码器即，3041和3042可配备有行移位电路400可在图8中看出其示例的一部分。在该示例中，NAND栅极502和反相器504通常通过生成信号SHIFT和。
36、SHIFTZ工作为移位控制电路其中信号REDZ为指示移位的有源低信号。信号SHIFT和SHIFTZ互补或是彼此的逆，并且用于激活驱动器506和508或者对其取消激活。例如，当信号REDZ低或为“0”时，对驱动器508取消激活，同时激活驱动器506。此外，信号SHIFTZ和REDZ可用于控制晶体管Q34和Q35其被示为PMOS晶体管，以能够将驱动器的输出即，故障字线耦合到轨VDD。还可提供类似电路用于列移位。0034能够生成功能的、可扩展电路303中的另一个因素是ECC逻辑电路302的配置图10中可看出其示例。如所示出，ECC逻辑电路320通常由校正子发生器6021到6028、纠错器电路6041。
37、到6043，和纠错器奇偶校验电路6061到6063组成。例如，利用64位字，可添加8个奇偶校验位，并且可提供64位、未纠正的读数到校正子发生器6021到6028。利用该示例，纠错器电路6041可为64位字的第一位或最低有效位执行纠错，并且纠错器电路6042和6043为后面的62位和最高有效位分别执行纠错。此外，对于该示例，纠错器奇偶校验电路6061到6063为8个奇偶校验位的第一位或最低有效位、后面的6位和8个奇偶校验位的最高有效位执行纠错。因此，对于该示例，ECC逻辑电路320可产生64位纠正的读数。替代地，对于32位字，可添加7个奇偶校验位，并且可提供32位、未纠正的读数到校正子发生器60。
38、21到6028其中不使用的输入耦合到轨VSS。利用该示例，纠错器电路6041可为32位字的第一位或最低有效位执行纠错，并且纠错器电路6042和6043为后面的30位和最高有效位分别执行纠错。此外，对于该示例，纠错器奇偶校验电路6061到6063为7个奇偶校验位的第一位或最低有效位、后面的5位和7个奇偶校验位的最高说明书CN104205227A106/6页11有效位执行纠错。因此，对于该示例，ECC逻辑电路320可产生32位纠正的读数。0035图11图14示出FRAM存储器电路700A到700D的示例。FRAM存储器电路700A到700D可通过使用布置图210例如，在IC中使用的的编译器206生。
39、成。对于这些示例中的每个，最小可扩展电路303即，11纵横比包括两个阵列段为了简单示出，其被标记为310。类似地，为了简单示出，行译码器、行驱动器、板驱动器和传感电路被分别标记为302、304、308和314。如所示出，FRAM存储器电路700A到700D分别具有12、14、41和44的纵横比，其导致不同的存储器大小，并且设计规则212可包括对控制器322的适配其可包括定时、计时和IO电路，以便适应FRAM存储器电路即，700D的这些不同大小即，例如，达到1MB，该电路可由FRAM规范明确说明。FRAM规范的示例还可在下面的表1中查找。0036表10037纵横比字大小位长度大小12102464。
40、位8KB14204864位16KB22204864位16KB18409664位32KB24409664位32KB42409664位32KB28819264位64KB44819264位64KB481638464位128KB0038本领域技术人员应当理解的是，可在要求保护的发明的范围内对所描述的实施例做出修改，并且许多其他实施例也是可能的。说明书CN104205227A111/12页12图1图2说明书附图CN104205227A122/12页13图4说明书附图CN104205227A133/12页14图3说明书附图CN104205227A144/12页15图5说明书附图CN104205227A155/12页16图6说明书附图CN104205227A166/12页17图7说明书附图CN104205227A177/12页18图8说明书附图CN104205227A188/12页19图9说明书附图CN104205227A199/12页20图10图11说明书附图CN104205227A2010/12页21图12说明书附图CN104205227A2111/12页22图13说明书附图CN104205227A2212/12页23图14说明书附图CN104205227A23。