PLL电路 本发明涉及PLL电路，具体说是涉及PLL电路的电荷泵。
图6是锁定电路的框图。在图中，12是鉴相器(PD)，14是电荷泵(CP)，16是低通滤波器(LPF)，18是压控震荡器(VC0)。20是分频器。fo是基准信号，f是PLL信号，其频率为压控震荡器18的震荡频率经分频器20分频后的频率。*UP是表示逻辑信号UP的负值逻辑信号(负值逻辑信号通常虽然是用带上画线的信号名表示，但在本文中却是采用在其前面加一个*号的方式表示)。DOWN是鉴相器12的输出误差信号。VCP是为了控制压控震荡器18(VCO)用的控制电压。
在工作过程中，PLL信号f的相位与来自鉴相器12的基准信号fo的相位进行对比。鉴相器12根据PLL信号与基准信号Fo之间的相位差输出误差信号*UP或DOWN。误差信号*UP或DOWN是在有相位差存在的期间输出的，其脉冲宽度与相位差的大小成比例关系。
由鉴相器12输出的误差信号UP，DOWN被输入到电荷泵14。低通滤波器16随同电荷泵14动作，根据误差信号UP、DOWN，输出VCO的控制电压VCP，对压控震荡器的震荡频率进行控制。具体地说，是通过电荷泵14根据鉴相器12输出的误差信号UP，DOWN，向低通滤波器16提供电荷，或者由低通滤波器16俘获电荷，从而生成VCO的控制电压VCP。
压控震荡器18根据低通滤波器16输出的VCO地控制电压VCP产生震荡，输出频率信号。该信号经过分频器20进行n次分频，生成PLL信号f，然后，输入到鉴相器12。当鉴相器12处于没有误差信号UP，DOWN输出的状态时，即进入PLL锁定状态。此时，基准信号fo的相位与PLL信号的相位一致。
图7是表示现有电荷泵的示图。图中，将电荷泵14连同低通滤波器16一并绘出。这是因为如上所述，VCO的控制电压VCP是在低通滤波器16随同电荷泵14动作的状态下生成的。Vdd是电源电压。
图7所示的电荷泵是由CMOS构成的。在PMOS晶体管P31的控制极上输入误差信号*UP；在NMOS晶体管N31上输入误差信号DOWM。
低通滤波器16是由两个电阻R1，R2和两个电容C1，C2构成的。
在工作过程中，由于从鉴相器12向电荷泵14输入误差信号*UP，使PMOS晶体管P31导通，从而使电源与接地端导通，于是在构成低通滤波器的电阻1和电阻2之间生成并输出VCO的控制电压VCP。VCO的控制电压VCP的波形取决于电源电压Vdd、PMOS晶体管P31的导通阻值RP31、电阻值R1、R2和电容C1、C2。
图8所示是VCO的控制电压VCP的电压波形示例图。当时间为t0时，在向电荷泵14输入误差信号*UP的同时，VCO的控制电压VCP开始上升；当时间为t1时，由于没有*UP的输入，就下降。由图可见，在t1以后经过足够的时间内，仍然没有恢复到时间为t0以前的电压值，还有一个电压差。这个电压差就对压控震荡器18的震荡频率进行控制。
由于现有的PLL电路是按上述结构构成的，所以遇到以下所述的问题。
PLL电路是根据锁定速度和稳定度进行评价的。锁定速度是指PLL达到锁定状态的速度；稳定度是指PLL抗噪声等的干扰、不致失稳的程度。然而，锁定速度会由于VCO的控制电压VCP的变化量的增大而加速；而稳定度却会由于VCO的控制电压VCP的变化量的减小而增高的性质。这就是说，锁定速度和稳定度和VCO的控制电压VCP的变化量之间的关系互相矛盾。
当在图7中所示的电荷泵14中输入了误差信号之后，低通滤波器16随同电荷泵14动作。由于受到*UP呈现的、在PLL信号f和基准信号fo之间相位差大小的影响，电源电压Vdd通过PMOS晶体管P31的导通电阻RP31、电阻R1和R2分压，从而生成VCO的控制电压VCP。电容C1和C2通过来自电源供给的电荷充电。由于PMOS晶体管P31的导通电阻足够小，所以下式成立：
RP31《R1，R2VCO的控制电压VCP是通过电源电压Vdd经由电阻R1及R2分压形成的。
从以上情况可见，VCO控制电压VCP的变化量与R2/(R1+R2)成比例关系。由于下式成立，
R2/(R1+R2)＝1/(1+(R1+R2))所以当(R1+R2)变大时，VCO控制电压VCP变小，从而使稳定度提高；当(R1+R2)变小时，VCO的控制电压VCP的变化量变大，从而使锁定速度加快。然而由于电阻R1和R2为被动元素，就不能在现有的PLL电路中将(R1+R2)设定为常数值，所以也不能够解决提高锁定速度与提高稳定度之间互相矛盾的关系。
如上所述，在现有的PLL电路中，就遇到了不可能同时提高锁定速度与稳定度的问题。
本发明的目的是要解决上述问题。其目的是要通过使输入脉冲宽度与电荷泵能力的变化成比例关系的办法，制成能够同时提高锁定速度与稳定度的PLL电路。
在本发明第1方面中记载的发明所涉及的PLL电路中备有：低通滤波器；压控震荡器，能以震荡输出PLL信号，其频率根据由低通滤波器输出的控制电压产生变化；鉴相器，用来接收PLL信号和基准信号，检出两者之间的相位差，输出误差信号；电荷泵，用来根据误差信号，向低通滤波器提供电荷，或者由低通滤波器16俘获电荷；以及控制装置，装有可变电阻，当受到施加的误差信号的作用时，其阻值会发生变化，从而使电荷泵向低通滤波器提供电荷，或者由低通滤波器16俘获电荷，借以对来自鉴相器的误差信号的脉冲宽度进行非线性调节
在本发明第2方面中记载的发明所涉及的PLL电路的控制装置中装有：时间常数电路，用来响应来自鉴相器的误差信号，提供按照自身的时间常数减少的电压；开关装置，当受到来自鉴相器的误差信号的作用时，开关装置导通，其接通电源的一端接有低通滤波器，开关装置设有可变电阻元件，并且含有第1开关元件，其导通阻值随着来自时间常数电路的电压发生变化。
在本发明第3方面中记载的发明所涉及的PLL电路中装有：第1开关元件，其一端的电极连接在电源上，另一端为控制电极，后者连接在时间常数电路上，能够接收来自时间常数电路的电压；第2开关元件，在开关装置中与第1开关元件串联，其一端的电极连接在低通滤波器上，其另一端为控制电极，当在该端施加误差信号时，该第2开关元件导通；在该控制装置中还设有第3开关元件，设在电源和时间常数电路之间，处于常闭状态；第4开关元件，由时间常数电路通过第3开关元件与电源连接，将由此发生变化的电压供给其电容的一端，该开关元件与该电容并联、当电容端部的电压随时间常数电路的时间常数减少时，开关元件为响应误差信号、开始导通。
本发明第4方面中记载的涉及发明的PLL电路的第1开关元件的阈电压高于第3开关元件的阈电压。
本发明第5方面中记载的PLL电路的第1开关元件的导通电阻值的可变范围取决于电容的容量和第4开关元件的导通电阻值。
本发明第6方面中记载的PL L电路的第2开关元件的导通电阻值与第1开关元件的导通电阻值相比，小到可以忽略不计的地步。
附图中：图1所示是在本发明实施例中所用的PLL电路的电荷泵图。图2是当误差信号*UP的脉冲宽度长时，时间常数电路的端子电压波形图。图3是当误差信号*UP的脉冲宽度长时，压控震荡器控制电压的波形图。图4是当误差信号*UP的脉冲宽度短时，时间常数电路的端子电压波形图。图5是当误差信号*UP的脉冲宽度短时，压控震荡器控制电压的波形图。图6所示是表示PLL电路的简略图。图7所示是现有电荷泵的示图。图8所示是现有压控震荡器的控制波形示例图。
以下对本发明的一种实施例进行说明。实施例1
图1所示是在本发明实施例中所用的PLL电路的电荷泵图。图中之所以将电荷泵14和低通滤波器16一并绘出，是因为通过两者的协同动作产生的VCO控制电压VCO。本发明除电荷泵以外的其他结构是和图6所示现有PLL电路的相同，所以以下对其构造的有关说明从略。
如图6所示，电荷泵14是通过由鉴相器12输出的误差信号*UP的输入助通端以及误差信号DOWN输入助断端构成的。在其助通端上备有：PMOS晶体管P10、P11、P12、NMOS晶体管N11、倒相器INV1以及电容C11。在其助断端上备有：NMOS晶体管N10、N21、N22、PMOS晶体管P21、倒相器INV2以及电容12C。
由于PMOS晶体管P10和NMOS晶体管N1O是电荷泵14的主要部分，以下将这两个晶体管称为电荷泵的主晶体管。由于PMOS晶体管P12和NMOS晶体管N22是用来控制电荷泵主晶体管P10和N10用的，所以以下将这两个晶体管称为电荷泵控制晶体管。
电荷泵主晶体管P10和N10仅只作电荷通过的运作，对电荷通过量的控制则由电荷泵控制晶体管P12和N22承担。因此要将电荷泵控制晶体管P12和N22的驱动能力选定在高于电荷泵主晶体管P10和N10的程度。这就是说，电荷泵主晶体管P10和N10的导通电阻值要比电荷泵控制晶体管P12和N22的导通电阻值小到可以忽略不计的程度。
低通滤波器16是由两个电阻R1，R2和两个电容C1和C2构成的。VCO控制电压VCO由电阻R1，R2之间输出。
当PLL电路在处于稳定状态时，PMOS晶体管P11的控制极与源极短路，处于导通状态。因此，由于电容11通过PMOS晶体管P11与电源连接，处于“H”级预充电状态。即在图中VP处所示的电容C11的电位保持高电位。其结果是电荷泵控制晶体管P12在其控制极上经过施加PMOS晶体管P11的阈值电压VTH(P11)而处于准导通状态，即尚未完全导通的状态。为了达到此目的，电荷泵控制晶体管P12的阈值电压设定在略高于PMOS晶体管P11的阈值电压VTH(P11)的程度。
当在电荷泵14中输入误差信号*UP之后，CP主晶体管P10与NMOS晶体管N11同时导通。结果，由于在电容C中的豫充电电荷通过NMOS晶体管N11放电，电位VP随同由NMOS晶体管N11的导通电阻RN11和电容C11定义的时间常数(RN11·C11)而降低。由于CP控制晶体管P12在稳定状态下处于准导通状态，随着电位VP的降低而变为导通状态，最后达到饱和状态。这就是说，CP控制晶体管12的导通电阻RP12随着电位VP的降低而产生非线性变动。
如上所述，由于电位VP的降低，使CP控制晶体管P12的导通电阻RP12产生变化，通过CP主晶体管P16向低通滤波器16供给的电荷量也随着误差信号的脉冲宽度而发生变化。时间常数(RN11·C11)能够采用按照选定的电容C11的容量和NMOS晶体管N11的导通电阻值的办法确定的值进行设定。
VCO控制电压VCP是通过电源电压Vdd经由电荷泵控制晶体管P12的导通电阻RP12、电荷泵主晶体管P10的导通电阻RP10、电阻R1和R2分压生成的。当电荷泵主晶体管P10处于导通状态时，由于
RP10《RP12，R1，R2
成立，从而能够使电荷泵主晶体管P10的导通电阻RP10可以忽略不计。于是VCO控制电压VCP呈下列比例关系：
R2/(RP12+R1+R2)＝1/(1+(RP12+R1)/R2)
如上所述，由于CP控制晶体管P12的导通电阻RP12由于电位降低产生的非线性变动，VCO控制电压VCP也随着电位的降低而产生非线性变化，达到饱和值。
电位VP在降低过程的期间，与误差信号*UP的脉冲宽度成比例关系。另外，当PLL处于非锁定状态时，虽然有误差信号*UP输入，但随着非锁定的程度(PLL信号f与基准信号fo之间的相位差)变大，误差信号*UP的脉冲宽度增大。因此，随着误差信号*UP的脉冲宽度增大，在受到误差信号*UP影响的期间，VCO控制电压VCP也上升到较高的电压。
图2和图3是当误差信号*UP的脉冲宽度长时电压VP和VCO控制电压VCP的波形图；图4和图5是当误差信号*UP的脉冲宽度短时电压VP和VCO控制电压VCP的波形图；在图3和图5中，绘出现有例中的VCO控制电压VCP的波形图，以供对比之用。
首先，利用图1，图2和图3说明向电荷泵14输入的误差信号*UP的脉冲宽度长时的情况。
如图2所示，当在时间t0向电荷泵14输入误差信号*UP时，在稳定状态下的电位VP随同由NMOS晶体管N11的导通电阻RN11和C11定义的时间常数(RN11·C11)下降，当在时间T1时误差信号*UP从低位向高位迁移，通过PMOS晶体管11的预充电的作用，使电位VP恢复到稳定状态。
如图3所示，当在时间t0向电荷泵14输入误差信号*UP时，由于电荷泵控制晶体管P12是处于准导通状态，由低通滤波器16输出的VCO控制电压VCP徐徐升高。然后，当电位达到电荷泵控制晶体管P12的阈值电压VTH(P12)时，如上所述，电荷泵控制晶体管P12变为完全导通状态，其导通电阻RP12急遽下降，结果使VC0控制电压VCP急遽升高。然后，VCO控制电压VCP随着电位VP的下降而徐徐上升，最后达到饱和。这是由于在实施例1中所述的电荷泵的特性造成的结果。虽然在时间T1时VPC随着误差信号*UP从低位向高位迁移而降低，但是，由于在时间T1时的电位较比现有例中的高，所以在时间T1的以后，经过足够的时间，仍然保持高于现有例中的高电位。就是这样的高电位使PLL的锁定速度快。
以下，利用图1，图4和图5说明向电荷泵14输入的误差信号*UP的脉冲宽度短时的情况。
如图4所示，当在时间t0向电荷泵14输入误差信号*UP时，在稳定状态下的电位VP随同由NMOS晶体管N11的导通电阻RN11和C11定义的时间常数(RN11·C11)下降，当在时间T1时误差信号*UP从低位向高位迁移，通过PMOS晶体管11的预充电的作用，使电位VP恢复到稳定状态。
如图5所示，当在时间t0向电荷泵14输入误差信号*UP时，由于电荷泵控制晶体管P12是处于准导通状态，由低通滤波器16输出的VCO控制电压VCP徐徐上升。这是由于在实施例1中所述的电荷泵的输出阻抗特性造成的结果。虽然在时间T1时VCO控制电位VPC随着误差信号*UP从低位向高位迁移而降低，但是，由于在时间T1时的电位较比现有例中的低，所以在时间T1的以后，经过足够的时间，仍然保持高于现有例中的低电位。就是这样的低电压使PLL的稳定度有所提高。
以上虽然在该实施例1中是以向电荷泵14输入误差信号*UP的情况为例做出的说明，但是，当输入的是误差信号DOWN时，除了极性相反以外，动作机理却完全相同。例如，当VCO控制电位VPC在稳定状态下保持高电位时，由于电荷泵14的输出阻抗特性方面的原因而使电位下降。另外，由于时间常数是由(RN21·C12)确定的，所以通过选定电容C12的容量和NMOS晶体管N21的导通电阻，就能够将其设定为一个规定值。
如上所述，如果采用该第1实施例，在PLL电路中，由于电荷泵的能力可能根据误差信号的脉冲宽度发生变化，就能够使PLL的锁定速度的高速化和稳定度的提高的事实得以同时实现。
如上所述，如果采用本发明第1方面所述的发明，则PLL电路中包括：低通滤波器；压控震荡器，能以震荡输出PLL信号，其频率根据由低通滤波器输出的控制电压产生变化；鉴相器，用来接收PLL信号和基准信号，检出两者之间的相位差，输出误差信号；电荷泵，用来根据误差信号，向低通滤波器提供电荷，或者由低通滤波器俘获电荷；以及控制装置，装有可变电阻，当受到施加的误差信号的作用时，其阻值会发生变化，从而使电荷泵向低通滤波器提供电荷，或者由低通滤波器俘获电荷，借以对来自鉴相器的误差信号的脉冲宽度进行非线性调节。由于采用这种结构，就可能使误差信号的脉冲宽度与电荷泵能力的变化成比例关系，所以可以同时实现使PLL的锁定速度高速化和提高稳定度的效果。
如果采用本发明第2方面中所述的发明，则控制装置中采用的结构是装有：时间常数电路，用来响应来自鉴相器的误差信号，提供按照自身的时间常数减少的电压；开关装置，用来在响应来自鉴相器的误差信号的作用时导通，其接通电源的一端接有低通滤波器，开关装置设有可变电阻元件，并且含有第1开关元件，其导通阻值随着来自时间常数电路的电压发生变化。由于采用这种结构，所以就有可能在集成电路装置中形成整体的PLL电路。
如果采用本发明第3方面中所述的发明，在采用的结构中使第1开关元件的一端电极连接在电源上，另一端为连接在时间常数电路上的控制电极，能够接收来自时间常数电路的电压；在开关装置中备有与第1开关元件串联的第2开关元件，其一端的电极连接在低通滤波器上，其另一端为控制电极，当在该端施加误差信号时，该第2开关元件导通；在该控制装置中还设有第3开关元件，设在电源和时间常数电路之间，处于常闭状态；在时间常数电路中还设有第4开关元件，通过使第3开关元件与电源连接，将由此发生变化的电压供给其电容的一端，该开关元件与该电容并联、当电容端部的电压随时间常数电路的时间常数减少时，开关元件为响应误差信号、开始导通。由于采用这种结构，所以能够实现可以同时使PLL的锁定速度高速化和稳定度得以提高的简易结构的PLL电路。
如果采用本发明第4方面中所述的发明，由于PLL电路的第1开关元件的阈电压高于第3开关元件的阈电压，可以使第1开关元件的导通电阻的变化流畅。
如果采用本发明第5方面中所述的发明，由于可以构成通过时间常数电路的电容的容量和第4开关元件的导通电阻值来确定第1开关元件的导通电阻值的结构，在这种简易的结构中，就能够对第1开关元件的导通电阻值的可变范围加以控制。
如果采用本发明第6方面中所述的发明，由于在PLL电路中，第2开关元件的导通电阻值与第1开关元件的导通电阻值相比，是小到可以忽略不计地步的结构，所以能够减小担任向低通滤波器释放电荷或由低通滤波器俘获电荷的通道任务的第2开关元件的尺寸，从而能够缩小电荷泵的占用面积。