数据接收装置及数据去交错方法 【技术领域】
本发明涉及数据接收装置及数据去交错方法，用于重播在一帧速度(或传输率)下通过调制方式传送的数据及通过从预定调制方式、帧速度及交错方式中任意选择出的交错方式传送的数据。背景技术
迄今，NTT系统及POCSAG系统已公知为寻呼(无线寻呼)系统。
POCSAG系统例如使用二进制FSK(频移键控)法作为调制方式并将帧速度设置为5126bps(位/秒)。当执行寻呼时，寻呼服务公司将已FSK调制的数字数据以额定帧速度发送到被寻呼的寻呼机。由此，完成了通信信息的服务。
同时，目前作出的移动式通信技术的进步引起了通信服务费用的下降。于是，移动式通信广泛地应用于商务，个人，并尤其是年青人中，由此引起了用户的增加。其结果是用于用户的地址短缺及通信传输业已拥挤。因而，传统的POCSAG系统在对用户提供满意的服务方面正面临着困难。
因为寻呼服务已拥有大的需要量且服务菜单目前又有增加，因此引起了寻呼系统改善的必要性。其结果是，已决定在未来使用“RCR STD-43”作为下一标准系统。
现在将简要地描述上述的寻呼系统(以下称为“STD-43”)。在STD-43中使用的数据结构表示在图32中。参见图32，符号“A”表示在一小时期间上被发送的数据结构，及“B”表示数据结构“A”中的一个周期。符号“C”表示周期结构“B”地一帧中的数据结构。符号“D”表示一帧的组结构。数据结构“A”是由分别给出序号“NO.0”至“NO.14”的15个周期组成的。
周期结构“B”是由分别给出序号“NO.0”至“NO.127”并在四分钟期间被发送的128帧组成的。一帧具有1.875秒的数据长度。该帧结构周期的一帧中的数据被划分成与数据内容相对应的8个区段。
数据内容的8个区段，如数据结构“C”及组结构“D”中所示的是由同步结构D1及交错组结构D2组成的，同步结构D1从首端看是由同步1(S1)C1，帧信息(F1)C2及同步2(S2)C3组成的并安排在115ms(毫秒)上被发送；交错组结构D2由组信息(B1)C4，地址区(AF)C5，矢量区(VF)C6，信息区(MF)C7及空组(IB)C8组成的并安排以每组160ms的帧速度发送，因此可发送11个组。
在同步信号区段D中，同步1(S1)C1是由1600bps上的112位2电平FM数据(详细为二进制FSK调制数据)组成，同步1(S1)C1包括帧模式数据，后者包括接收定时的帧信息，用于接收1600bps符号数据的定时及从以下四种帧类型/速率中选择的发送类型，借助这些发送类型使交错组部分D1被交错/发送；
1.2电平FM1600bps(二进制FSK调制/1600bps)
2.2电平FM3200bps(二进制FSK调制/3200bps)
3.4电平FM3200bps(四进制FSK调制/3200bps)
4.4电平FM6400bps(四进制FSK调制/6400bps)。
帧信息(F1)C2是由32位2电平、1600bps的FM数据组成的，并包括该帧所属的数据结构“A”的周期的周期序号的数据(4位)，该帧所属的周期的帧序号的数据(7位)，及多个发送操作指示及发送序号的信息。
由同步2(S2)C3及组信息(B1)C4至空组(IB)C8组成的交错组结构D2是借助于由同步1(S1)C1规定的帧类型发送的数据。同步2(S2)C3是用于将定时信息提供给由调制方法及由同步1(S1)C1规定的帧速度发送的交错组结构D2的一个组，以便能使被呼叫寻呼机取得交错组结构D2。
组信息(BI)C4是分配在交错组结构D2的组#0中的数据并由一个字组成。组信息(BI)C4包括用于存储：字数(2位)，该字数用作地址区(AF)C5的起点及目前区的终点(将在后面再描述)及用作矢量区(VF)C6及类似区起点的字(6位)的信息的组信息1，以及组信息项2，3和4，由此存储电视无线电联播系统的ID，及当帧序号为零时存储实际时间、时间区及系统信息的信息。
地址区(AF)C5是用于存储被呼叫寻呼机地址数据的区，要存储的数据是短地址(32位)或长地址(64位)。
矢量区(VF)C6及地址区(AF)C5形成一对，及矢量区(VF)C6是用于存储字，本身信息数据的字长度(以下简称信息长度)及本身信息数据格式的信息的一个区，在信息区(MF)C7中本身信息数据开始于该字(将在后面再描述)。
信息区(MF)C7是用于存储与由矢量区(VF)C6规定的信息相对应的信息数据的一个区。空组(IB)C8是一个未使用的组，对它置入由“1”或“0”组成的模数。
图32中所示的信号格式是并行地以时间顺序方式按独立的四个相区“a”，“b”，“c”及“d”交错/发送的。如果使用了STD-43，寻呼服务公司将使用上述四个相区中的任何一个或两个至四个相区，以使得具有不同内容的一个帧中的数据能被多路复用，以便能被同时发送。
在STD-43中，帧速度及相区之间的关系如下地受调节：
1600bps：使用“a”，“b”，“c”及“d”相区中任一个(多路复用度：1)
3200bps：使用一对相区“a”及“c”或一对相区“b”及“d”(多路复用度：2)。
6400bps：使用所有相区“a”，“b”，“c”及“d”(多路复用度：4)
现在将描述交错组结构D2的组结构。参见图32，一个组被构成为其帧速度为160ms。一个组并列地存储用于一个相区的8行(一行称为一个字)，每行是由以下32位组成的：
信息(信息位)：21位
奇偶性(检验位)：10位
CK(偶数奇偶检验位)：1位
一个组中的数据位数是根据帧速度而不同的。一个组中帧速度及数据位数之间的关系如下：
1600bps：1相区x8字x32位＝256位
3200bps：2相区x8字x32位＝512位
6400bps：4相区x8字x32位＝1024位
现在将参照图33至35描述在每帧速度下一个组中的位数据结构。图33表示在帧速度为1600bps下的一个组中的位数据结构，图34表示在帧速度为3200bps下的一个组中的位数据结构，及图35表示在帧速度为6400bps下的一个组中的位数据结构。
在交错组结构D2以1600pbs发送的情况下，使用了如图33中所示的一个组中的位数据结构。位数据的发送次序按图33中所示箭头β表示的方向，为：W(word)0 al，W1 a1，W2 a1，...，W5 a32，W6 a32及W7a32。
在以3200bps进行发送的情况下，使用了如图34中所示的一个组中的位数据结构。位数据的发送次序按图34中所示箭头β表示的方向，为：W0 a1，W0 c1，W1 a1，...，W6 c32，W7a32及W7c32(在2电平FM的情况下)，及为：W0a1和W0c1，W1a1和W1c1，W2a1和W2c1，...，W6a32和W6c32，W7a32和W7c32(在4电平F M的情况下)。在以6400bps进行发送的情况下，使用了如图35中所示的一个组中的位数据结构。位数据的发送次序按图35中所示箭头B表示的方向，为：W0a1和W0b1，W0c1和W0d1，W1a1和W1b1，W1c1和W1d1，...，W6a32和W6b32，W6c32和W6d32，W7a32和W7b32，W7c32和W7d32 (在4电平FM的情况下)。
如上所述，STD-43涉及在每种帧速度下接收的一个组中的数据位数，并且交错方式是不同的。同样，在3200bps帧速度的情况下，位数据的结构根据调制方式是2电平FM还是4电平FM而变成不一样。
当寻呼服务公司使用寻呼系统STD-43时，将从同步结构D1的同步1(S1)C1中的四种类型的帧类型/速度中选择一个帧类型。因此，发送给被呼叫的寻呼机的一个帧的数据位数可任意地改变。
因而，如果被呼叫的寻呼机匀速地接收以无线方式发送的数据，使其放大及数字化，如传统POCSAG系统所执行地将2电平FM串行数据简单转换成并行数据，无意义的串行数据是无意发送的。因此，可用于STD-43及能使位数据重新排列成与接收帧相对应的数据再生方法必需提供给寻呼机。
已经建议了以下的将提供给寻呼机的接收数据再生方法：
(1)在该方法中，适用于相应帧速度及多路复用度的多种类型的硬件单元(解码器)被安装在寻呼机上；选择任一个安装的硬件单元以使得以任一帧速度发送的数据可被接收；根据多路复用度及通过选择的去交错电路使上述数据的交错组结构D2的位数据再生出来。
(2)在寻呼机上安装一种类型的硬件；并安装执行控制的软件，以便根据接收数据的帧类型重布置交错组结构D2中的位数据，由此再生出接收数据。
在使用方法(1)的情况下，寻呼机设有多个S/P转换电路，用于根据接收数据的帧类型将串行数据转换成并行数据；及重布置电路，用于重布置并行数据，以便将数据分离成各相区。在使用方法(2)的情况下，将设置由软件控制的一个S/P转换电路及重布置电路。但是，在上述情况(1)中，必须对寻呼机设置的用于接收及再生数据的硬件单元数目增加。更糟的是，由于每个电路结构具有复杂的构造，在其安装后接收处理电路的尺寸不能减小。在情况(2)中，软件必须执行较重的任务，因此系统结构变得太复杂。发明的公开
因此，本发明的产生在于解决当使用STD-43标准时为了寻呼机接收及再生数据所引起的预期问题，本发明的目的是提供一种数据接收装置及接收数据的再生方法，它们能在用于接收及再生数据时保持软件及硬件之间的平衡，并能减小硬件及需基于软件支持的负载的尺寸。
本发明的另一目的在于提供一种数据接收装置及再生接收数据方法，它们能采用上述数据发送方法，保持负载对硬件及软件分配的平衡，并减小需基于CPU支持的电路和负载的尺寸。
为了实现上述目的，根据本发明，提供了一种数据接收装置，包括：
接收装置，用于接收数据；
多个再生装置，它们能够再生其具有的格式能被所述数据接收装置识别的接收数据；
格式数据接收装置，用于接收格式数据；及
选择装置，用于根据由所述格式数据接收装置接收的格式数据选择所述多个再生装置中的一个。
因而，分配给硬件及软件的负载能被平衡，以使得电路及CPU的负载的尺寸能被减小。
格式数据指示帧速度，及再生装置是根据接收的帧速度来选择的。再生装置的再生处理速率是根据由格式数据接收装置接收的帧度来控制的。
格式数据指示调制方式，及再生装置可根据接收的调制方式来选择。接收的数据将根据调制方法转换成并行数据。
格式数据指示帧速度及调制方式两者，及再生装置可根据接收的帧速度及调制方式来选择。再生装置的再生处理速率将根据由格式数据接收装置接收的帧速度来控制的。接收的数据将根据调制方法转换成并行数据。
再生装置的数据再生处理率可根据数据交错方式来控制。接收的数据将根据交错方式转换成并行数据
因为接收数据根据数据交错方式转换成并行数据，分配给硬件及软件的负载能被平衡，并由此使必须由CPU支持的电路及负载的尺寸能够减小。
设置了多个将接收的数据转换成并行数据的寄存器。
当并行数据被划分成预定单元以便顺序地存储时，存储的并行数据以存储次序被顺序地读出，以便提供给选择的再生装置，及再生并行数据被存储在从其中已读出再生并行数据的存储位置上，在数据发送处理中传送数据所需的操作例如是由DMA代替CPU执行的。因而，CPU的负载可进一步减小。
当在由选择装置选择的再生装置的一次操作中再生出的数据被存储在数据存储装置中时，及当由选择装置选择的再生装置的再生定时被检测到时，并行数据被顺序地从数据存储装置发送到再生装置，及同时地，由转换装置发送的并行数据被顺序地存储到数据存储装置，在数据发送处理中发送及接收数据所需的操作例如是由DMA电路代替CPU执行的。因而，CPU的负载可进一步地减小。
由格式数据接收装置接收的格式数据被存储，直到下次再接收到格式数据为止。
将数据接收装置的寻呼ID码存储，如果ID码是在再生装置的再生操作在继续时在再生数据中检测到的，则将检测的ID码与存储的ID码彼此相比较。如果这些ID码彼此不一致，将中断再生装置的再生操作。
通过设置接口，根据通过接口由连接的外部装置提供的控制数据来控制数据接收装置的数据接收操作。因此，甚至仅被数据接收装置不能处理的数据，它在连接的外部装置的控制下也能被处理。
根据本发明的另一方面，提供了一种使数据去交错的方法，其中由多个重布置电路接收的数据被再生成数据，该方法包括以下步骤：
接收格式数据；及
根据接收格式数据选择所述多个重布置电路中的一个。
根据上述方法，如果接收到数据格式的信息(同步1(S1)C1)，则根据数据格式的信息从多个重布置电路中选择一个重布置电路。因此，通过选择的重布置电路来再生接收数据。
因而，分配给硬件及软件的处理负载能够平衡。于是，电路及CPU的负载的尺寸能够减小。附图的简要说明
图1是表示根据本发明的数据接收装置第一实施例的寻呼机电路的框图；
图2是表示图1中所示的接收数据缓冲电路304的内部结构例的电路图；
图3表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对于由图2中所示的接收数据缓冲电路304的64位数据的对应关系；
图4表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对于一个组的区域α中的位数据(相区“a”)的对应关系，该位数据的帧类型为1600bps(2电平FM)，及它是如图32中所示以1600bps的帧速度发送并由图2中所示的接收数据缓冲电路304接收的；
图5表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对区域“α1”中的位数据(一对相区“a”及“c”)的对应关系，后者是在一个组的区域α中的第一时间上发送的，该位数据的帧类型为3200bps(2电平FM)，及它是如图34中所示以3200bps的帧速度发送并由图2中所示的接收数据缓冲电路304接收的；
图6表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对区域“α2”中的位数据(一对相区“a”及“c”)的对应关系，后者是在一个组的区域α中的第二时间上发送的，该位数据的帧类型为3200bps(2电平FM)，及它是如图34中所示的以3200bps的帧速度发送并由图2中所示的接收数据缓冲电路304接收的；
图7表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对区域“α1”中的位数据(一对相区“a”及“c”)的对应关系，后者是在一个组的区域α中的第一时间上发送的，该位数据的帧类型为3200bps(4电平FM)，及它是如图34中所示以3200bps的帧速度发送并由图2中所示的接收数据缓冲电路304接收的；
图8表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对区域“α2”中的位数据(一对相区“a”及“c”)的对应关系，后者是在一个组的区域α中的第二时间上发送的，该位数据的帧类型为3200bps(4电平FM)，及它是如图34中所示以3200bps的帧速度发送的并由图2中所示的接收数据缓冲电路304接收的；
图9表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对区域“α1”中的位数据的对应关系，后者是在一个组的区域α中的第一时间上发送的，该位数据的帧类型为6400bps(4电平FM)，及它是如图35所示以6400bps的帧速度发送的，并由图2中所示的接收数据缓冲电路304接收的；
图10表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对区域“α2”中的位数据的对应关系，后者是一个组的区域α中的第二时间上发送的，该位数据的帧类型为6400bps(4电平FM)，及它是如图35中所示的帧速度6400bps发送的并由图2中所示的接收数据缓冲电路304接收的；
图11表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对区域“α3”中位数据的对应关系，后者是在一个组的区域α中的第三时间上发送的，该位数据的帧类型为6400bps(4电平FM)，及它是如图35所示以6400bps的帧速度发送的，并由图2中所示的接收数据缓冲电路304接收的；
图12表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对区域“α4”中位数据的对应关系，后者是在一个组的区域α中的第四时间上发送的，该位数据的帧类型为6400bps(4电平FM)，及它是如图35所示以6400bps的帧速度发送的，并由图2中所示的接收数据缓冲电路304接收的；
图13是说明图1中所示RAM403的存储区域结构例的示意图；
图14是说明图1中所示的去交错电路5的结构例的框图；
图15是说明由重布置电路502执行的重布置操作的图；
图16是说明由重布置电路503执行的重布置操作的图；
图17是说明由重布置电路504执行的重布置操作的图；
图18是说明图1中所示地址压缩电路的内部结构例的电路图；
图19A及19B是说明由根据本发明第一实施例的寻呼机执行的数据接收操作的流程图；
图20是说明由根据本发明第一实施例的寻呼机执行的数据接收操作的流程图；
图21A及21B是说明由根据本发明第一实施例的寻呼机执行的数据接收操作的流程图；
图22是说明由根据本发明第一实施例的寻呼机执行的数据接收操作的流程图；
图23是说明由根据本发明第一实施例的寻呼机的去交错电路5执行的再生操作的流程图；
图24是说明根据本发明的数据接收装置第二实施例的寻呼机的框图；
图25是说明图24中所示RAM404中存储区域的结构例的图；
图26A及26B是说明由根据本发明第二实施例的寻呼机执行的的数据接收操作的流程图；
图27是表示由根据本发明第二实施例的寻呼机执行的数据接收操作的流程图；
图28是表示由根据本发明第二实施例的寻呼机执行的数据接收操作的流程图；
图29是表示由根据本发明第二实施例的寻呼机执行的数据接收操作的流程图；
图30是表示当执行数据接收操作时由DMA电路11执行的数据发送及接收操作的定时图；
图31是说明本发明的第二实施例的改型电路结构的框图；
图32是说明由寻呼机系统“RCRSTD-43”使用的发送数据结构例的图；
图33是说明当帧速度为1600bps(相区“a”)时交错组结构D2的一个组结构的图；
图34是说明当帧速度为3200bps(一对相区“a”及“c”)时交错组结构D2的一个组结构的图；
图35是说明当帧速度为6400bps时交错组结构D2的一个组结构的图。实现本发明的优选模式
现在将参照附图来描述根据本发明的数据接收装置及接收数据再生方法的优选实施例。应指出，这些实施例使用了图32中所示的数据结构C及组结构D。(第一实施例)
图1是表示根据本发明的数据接收装置第一实施例的寻呼机电路结构的框图。该寻呼机包括一个天线1，一个接收是电路2，一个解码部分3，一个控制部分4，一个去交错电路5，一个地址比较电路6，一个显示单元7，通告部分8及电源电路9。
天线1接收来自如寻呼服务公司的发射台的接收数据，其格式如图32所示，并将该接收数据提供给接收电路2。
接收电路2与解码部分3相连接，并设置来响应由解码部分3提供的控制信号进行操作，以便对接收数据进行解调及检波。接收电路2检出“同步1(S1)C1”，以根据2电平FM或4电平FM调制方法选择并输出串行位数据。这就是，当执行2电平FM调制时，仅输出“d”。当执行4电平FM调制时，将4电平FM位数据的MSB信号输出给“d”，及将LSB信号输出给“e”。
包括在由检出同步1(S1)C1获得的帧模式数据及涉及调制方式的数据通过输出“d”被提供给电平确定电路301，而涉及帧速度的数据被提供给帧速度确定电路302。解码部分3响应于由电平确定电路301输出的行选择信号“a”，由帧速度确定电路302输出的移位时钟信号“b”及由定时控制电路303输出的数据启动信号“c”来确定跟在同步2(S2)C3后的交错组结构D2的帧模式。此外，解码部分3根据调制方法将检测的数字数据转换成8位并行数据，以便将获得的8位并行数据提供给母线“B”。
解码部分3包括电平确定电路301，帧速度确定电路302，定时控制电路303及接收数据缓冲电路304。电平确定电路301及帧速度确定电路302中的每个均具有一个缓冲存储器(未示出)。这些缓冲存储器当执行初始化时存储控制部分4的CPU401输出的控制数据，包括在接收帧类型数据中并涉及调制方法的数据，及涉及帧速度的数据。此外，缓冲存储器存储由控制部分4的CPU401输出的控制数据。
电平确定电路301接收由接收电路2输出的串行位数据“d”(同步1(S1)C1的数据)，以确定接收数据的调制方法，以便产生行选择信号“a”。
帧速度确定电路302接收由接收电路2输出的串行数据“d”(同步1(S1)C1的数据)，以便确定接收数据的帧类型，具体地，帧速度确定电路302确定以下四种类型中的帧类型：
1.1600bps2电平FM(二进制FSK调制/1600bps)
2.3200bps2电平FM(二进制FSK调制/3200bps)
3.3200bps4电平FM(四进制FSK调制/3200bps)
4.6400bps4电平FM(四进制FSK调制/6400bps)
在帧速度确定电路302已确定了帧类型后，它产生出移位时钟信号“b”。
定时控制电路303具有一个缓冲器，用于当已接收到同步信号部分D1时暂时存隼由CPU401获得的定时控制信息。因此，定时控制电路303控制解码部分3的位同步及帧同步。此外，定时控制电路303产生数据启动信号“c”，用来控制来自接收数据缓冲电路304的8位并行数据的输出定时。
接收数据缓冲电路304将由接收电路2输出的串行位数据(输出“d”及“e”)转换成8位并行数据，以便将该8位并行数据输出给母线“B”。接收数据缓冲电路304根据由电平确定电路301输出的行选择信号“a”，由帧速度选择电路302输出的位移时钟信号“b”及由定时控制电路303输出的数据启动信号将上述位数据转换成64位的单元，以便顺序地输出8位并行数据。
控制部分4包括CPU401，ROM402及RAM403，并根据存储在ROM402中的控制程序来控制寻呼机的整体操作。
CPU401包括：缓冲存储器4011，用于暂存例如从同步1(S1)C1中读出的帧模式数据；缓冲存储器4012，用于暂存从帧信息(F1)C2中读出的数据(周期序号，帧序号及多个输出操作的序号)；缓冲存储器4013，用于存储从矢量区(VF)C5读出的数据(地址区(AF)C4、矢量区(VF)C5的开始字，及信息区(MF)C6的自身信息数据，以及在信息区(MF)C6中的自身信息数据的信息长度)；缓冲存储器4014，用于以一个组为单位存储再生数据，以便纠错；及一个时钟发生器4015，用于调节接收过程及类似过程的定时。
CPU401通过包含在上述一个帧中的数据和时钟控制与每个数据相连接的电路部分。
ROM402存储用于操作CPU401的各个程序及ID信息，用于存储必须被自身寻呼机接收的频常信息，作为自身寻呼机的ID码的帧数据及地址数据，及指示其中存储ID码的相区的相区数据。
如图13中所示，RAM403具有用于CPU401操作的工作区WA，用于再生接收数据的读数据存储区RDA及用于存储接收信息数据处理的存储区MMA。
存储区域RDA是用于存隼由解码部分3输出的并在被输出到去交错电路5(以下再描述)以前的8位并行数据。当在CPU401的控制下检测出对去交错电路5的输出定时时，能被再生的数据位数(如果帧速度为3200bps为16位，而如果帧速度为6400bps为32位)被顺序地输出到去交错电路5。
去交错电路5根据相应的帧模式对于每相区再生出16位的3200bps(2电平FM)数据，16位的3200bps(4电平FM)数据及32位的6400bps(4电平FM)数据，由此将再生数据输出给母线“B”。
地址比较电路6根据由定时控制电路303输出的数据启动信号“C”进行操作，及对包括在再生地址区(AD)C5中的地址数据比较及检验它与自身寻呼机地址数据的一致性。
显示单元7是由例如液晶屏、显示缓冲器或驱动器构成的电路部分，以便在液晶屏上显示信息、如消息。
通告部分8是由通告装置组成的，通告装置例如包括：LED(发光二极管)、它导通或闪烁以通告信息的接收，产生声音作此通告的扬声器，以振动作此通告的振动器。
电源电路9当电源开关(未示出)合上时将电力提供给寻呼机的整个电路。
现在将详细描述解码部分3，图2是表示解码部分3中接收数据缓冲电路内部结构的电路图。图2中所示的接收数据缓冲电路304具有：由寄存器Ra至Rh组成的8个寄存器3042，用于以从B0至B7的8位为单位顺序地存储由接收电路2通过输出端“d”及“e”输出的串行位数据；由La至Lh组成的并分别对应于上述寄存器342的8个锁存器3043；及行选择电路3044。
现在将描述将串行位数据以8位并行方式转换为64位数据的解码部分3的操作原理。图3表示寄存器3042的输入(Ra至Rh)及锁存器3043的输出(La至Lh)相对于在一次输入操作中输入到接收数据缓冲电路304的64位数据之间的对应关系。
如从图3中所示的表可以看出的，提供给寄存器3042的寄存器Rh的B7的串行位数据作为8位并行数据输出到锁存器3043的锁存器Lh的D7。提供给寄存器3042的寄存器Rd的B4作为8位并地数据输出到锁存器3043的锁存器Le的D3。
图4至12表示寄存器3042(Ra到Rh)的输入及锁存器3043(La至Lh)的输出相对于图32至35中所示的一个组中位数据内的范围α中的位数据之间的对应关系，图32至35中的情况为：帧类型/速度1600bps(2电平FM：当相区“a”已被接收时)，3200bps(2电平FM：当一对相区“a”及“c”已被接收时)3200bps(4电平FM，当一对相区“a”及“c”已被接收时)及6400bps(4电平)。
在接收数据缓冲电路304中，由帧速度确定电路302输出的移位时钟信号“b”被提供给寄存器3042中的每个，而由电位确定电路301输出的行选择信号“a”提供给接收数据缓冲电路304。由定时控制电路303输出的数据启动信号“c”被提共给锁存器3043中的每个。
当2电平FM位数据已从接收电路2输出时，作为输入寄存器的寄存器3042(Ra至Rh)通过输出“d”检出64位数据。当4电平FM位数据已从接收电路2输出时，寄存器3042通过输出“d”检出64位数据MSB(高位)及通过输出“e”检示LSB(低位)。
这样检出的位数据受到由电位确定电路301输出的行选择信号“a”，由帧速度确定电路302输出的移位时钟信号“b”及接着由定时控制电路303输出的数据启动信号“c”的控制，以使得位数据作为与各帧类型/速度相对应的8位并行数据输出。
1.在帧类型为1600bps(2电平FM：当相区“a”已被接收时)的情况下：
当其帧类型为1600bps(2电平FM)的位数据被检出时，由接收电路2顺序地通过输出端“d”以图33中所示箭头β指示的方向作为W(word)Oa1，W1a1，W2a1，W3a1，....，输出的数据，如图4中所示，被寄存器3042(Ra)的B0至寄存器3042(Rh)的B7以垂直方向次序：W(word)Oa1，W1a1，W2a1，W3a1，....，W5a8，W6a8，及W7a8检取。当数据启动信号“C”被提供时，64位数据以8位为单位地通过锁存器3043(La至Lh)的D0至D7输出到母线B。
因为该帧类型的8位并行数据是以单相区接收的，在此时就完成了再生数据的处理。因此，数据以其形式通过母线“B”输出到缓冲存储器4014。然后，CPU401执行纠错处理。
此外，因为8位X8列，即在一次输出操作中由接收数据缓冲电路304输出的8字节数据，仅使用了一个相区，通过对在图32中所示情况下的每64位执行上述操作四次将一个组中的位数据转换成8位并行数据的一个组。
2.在帧类型为3200bps(2电平FM：当一对相区“a”及“c”已被接收时)的情况下：
在帧类型为3200bps(2电平FM)的情况下，相区“a”及“c”中的位数据被多路复用及检出。因此，并行数据能够通过RAM403的RDA，然后在去交错电路5中受到所谓数据再生处理，以使得对于每相区接收数据被分离。接着，再生数据通过母线“B”被存储到缓冲存储器4014中，再接着在CPU401中受到纠错处理。
对于由α1表示的区域α中的一部分，由接收电路α顺序地通过输出端“d”以图34中所示箭头β指示方向作为W0a1，AW0c1，W1a1，....，输出的数据，如图5中所示，被寄存器3042(Ra)的B0至寄存器3042(Rh)的B7以垂直方向次序：W0a1，W0c1，W1a1，....，W6c4，W7a4及W7c4检取。当数据启动信号“C”被提供时，64位数据以8位为单位地通过锁存器3043(La至Lh)的D0至D7输出到母线“B”。
对于由α2表示的区域α中的一部分，由接收电路2顺序地通过输出端“d”以图34中所示箭头β指示方向作为W0a5，W0c5，W1a5，...，输出的数据，如图6中所示被寄存器3042(Ra)的B0至寄存器3042(Rh)的B7以垂直方向次序：W0a5，W0c5，W1a5，...，W6c8，W7a8及W7c8检取。当数据启动信号“C”被提供时，64位数据以8位为单位地通过锁存器3043(La至Lh)的D0至D7输出到母线“B”。
3.在帧类型为3200bps(4电平FM：当一对相区“a”及“c”已被接收时)的情况下：
在帧类型为3200bps(4电平FM)的情况下，相区“a”及“C”中的位数据被多路复用及检出。因此并行数据能够通过RAM403的RDA，然后在去交错电路5中受到所谓数据再生处理，以使得对于每相区接收数据被分离。接着，再生数据通过母线“B”被存储到缓冲存储器4014中，再接着在CPU401中受到纠错处理。
在此情况下，包括在相区“a”及相区“c”中的各一位被取出，由此获得2位(一个符号)。因此，串行位数据以这种方式来提供，即相区“a”中的一位数据及相区“c”中的一位数据分别作为MSB及LSB通过接收电路2的输出端d及e并行地提供给接收数据缓冲电路304。
因而，一个符号数据的LSB中的数据被存储到寄存器3042的Ra至Rd的前部分内，而它的MSB中的数据被存储到Re至Rh的后部分内。
对于由α1表示的区域α中的一部分，由接收电路α顺序地通过输出端“d”以图34中所示箭头β指示方向作为W0a1，W1a1，W2a1...，输出的MSB中的位数据，如图7中所示，被寄存器3042(Re)的B0至寄存器3042(Rh)的B7以垂直方向次序：W0a1，W1a1，W2a1....，W5a4，W6a4及W7a4检取。当数据启动信号“c”被提供时，32位数据以4位为单位地通过锁存器3043(La至Lh)的D4至D7输出到母线“B”。
同时，由接收电路2顺序地通过输出端“e”以图3 4中所示箭头β指示方向作为W0c1，W1c1，W2c1，....，输出的数据，如图7中所示，被寄存器3042(Ra)的B0至寄存器3042(Rd)的B7以垂直方向次序：W0c1，W1c1，W2c1....，W5c4，W6c4及W7c4检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Ln)的D0至D3输出到母线“B”。
对于由α2表示的区域α中的一部分，由接收电路2顺序地通过输出端“d”以图34中所示的箭头β所指示方向作为W0a5，W0c5，W1a5，...，输出的MSB中的位数据，如图8中所示，被寄存器3042(Re)的B0至寄存器(Rh)的B7以垂直方向次序：W0a5，W1a5，W2a5，...，W5a8，W6a8及W7a8检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Lh)的D4至D7输出至母线“B”。
同时，由接收电路2顺序地通过输出端“e”以图34中所示箭头β指示方向作为W0c5，W1c5，W2c5，....，输出的数据，如图8中所示，被寄存器3042(Ra)的B0至寄存器3042(Rd)的B7以垂直方向次序：W0c5，W1c5，W2c5，...，W5c8，W6c8，及W7c8检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Lh)的D0至D3输出到母线“B”。
因为8位×8列的数据，即在一次输出操作中由接收数据缓冲电路304输出的8字节数据，使用了相区“a”及“c”，通过对在图34中所示的每64位执行上述操作8次将一个组的位数据转换成8位并行数据的一个组。
4.在帧类型为6400bps(4电平FM)的情况下：
在帧类型为6400bps(4电平FM)的情况下，所有相区“a”，相区“b”，相区“c”及相区“d”均被多路复用及检出。因此，并行数据能够通过RAM403的RDA，然后在去交错电路5中受到所谓数据再生处理，以使得对于每相区接收数据被分离。接着，再生数据通过母线“B”被存储到缓冲存储器4014中，再接着在CPU401中受到纠错处理。
在6400bps(4电平FM)的情况下，包括在相区“a”及相区“b”中的各一位被取出，由此获得2位(一个符号)。此外，包括在相区“c”及相区“d”中的各一位被取出，由此获得2位(一个符号)。因此，串行位数据以这种方式来提供，即相区“a”中的一位数据和相区“c”中的一位数据作为MSB，及相区“b”中的一位数据和相区“d”中的一位数据作为LSB通过接收电路2的输出端“d”及“e”提供出来。
因而，一个符号数据LSB中的数据被存储到寄存器3042的Ra至Rd的前部分内，而它的MSB中的数据被存储到Re至Rh的后部分内。
对于由α1表示的区域α中的一部分，由接收电路α顺序地通过输出端“d”以图35中所示箭头β指示方向作为W0a1，W0c1，W1a1，....，输出的MSB中的位数据，如图9中所示，被寄存器3042(Re)的B0至寄存器3042(Rh)的B7以垂直方向次序：W0a1，W0c1，W1a1，....，W6c2，W7a2及W7c2检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Lh)的D4至D7输出到母线“B”。
同时，由接收电路2顺序地通过输出端“e”以图35中所示箭头β指示方向作为W0b1，W0d1，W1b1....，输出的LSB中的位数据被寄存器3042(Ra)的B0至寄存器3042(Rd)的B7以垂直方向次序：W0b1，W0d1，W1b1，...，W6d2，W7b2及W7d2检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Ln)的D0至D3输出到母线“β”。对于由α2表示的区域α中的一部分，由接收电路2顺序地通过输出端“d”以图35中箭头β所指示方向作为W0a3，W0c3，w1a3，...，输出的MSB中的位数据，如图10中所示，被寄存器3042(Re)的B0至寄存器3042(Rh)的B7以垂直方向次序：W0a3，W0c3，W1a3，...，W6c4，W7a4，及W7c4检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Lh)的D4至D7输出到母线“B”。
同时，由接收电路2顺序地通过输出端“e”以图35中所示箭头β指示方向作为W0b3，W0d3，W0d3，W1b3，...，输出的LSB中的位数据被寄存器3042(Ra)的B0至寄存器3042(Rd)的B7以垂直方向次序：W0b3，W0d3，W1b3，...，W6d4，W7b4及W7d4检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Lh)的D0至D3输出到母线“B”。
对于由α3表示的区域α中的一部分，由接收电路2顺序地通过输出端“d”以图35中箭头β所指示方向作为W0a5，W0c5，W1a5，....，输出的MSB中的位数据，如图11中所示，被寄存器3042(Re)的B0至寄存器3042(Rh)的B7以垂直方向次序：W0a5，W0c5，W1a5，...，W6c6，W7a6及W7ct检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Lh)的D4至D7输出到母线“B”。
同时，由接收电路α顺序地通过输出端“e”以图35中所示箭头β指示方向作为W0b5，W0d5，W1b5，...，输出的LSB中的位数据被寄存器3042(Ra)的B0至寄存器3042(Rd)的B7以垂直方向次序：W0b5，W0d5，W1b5，...，W6d6，W766及W7d6检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Ln)的D0至D3输出到母线“B”。
对于由α4表示的区域α中的一部分，由接收电路2顺序地通过输出端“d”以图35中箭头β所指示方向作为W0a7，W0c7，W1a7，....，输出的MSB中的位数据，如图12中所示，被寄存器3042(Re)的B0至寄存器3042(Rh)的B7以垂直方向次序：W0a5，W0c5，W1a5，...，W6c6，W7a6及W7c6检取。当数据启动信号“C”被提供时，32位数据以4位为单位地通过锁存器3043(La至Lh)的D4至D7输出到母线“B”。
同时，由接收电路2顺序地通过输出端“e”以图35中所示箭头β指示方向作为W0b7，W0d7，W1b7...，输出的LSB中的位数据被寄存器3042(R2)的B0至寄存器3042(Rd)的B7以垂直方向次序：W0b7，W0d7，W1b7，...，W6d8，W7b8和W7d8检取。当数据启动信号“C”被提供时，32位数据以4位为单位通过锁存器3043(La至Lh)的D0至D3输出到母线“B”。
因为8位×8列的数据，即在一次输出操作中由接收数据缓冲电路304输出的8字节数据，使用了所有相区＂a＂，＂b＂，＂c＂及＂d＂，通过对在图34中所示的每64位执行上述操作16次，将一个组的位数据转换成8位并行数据的一个组。
现在将描述去交错电路5。去交错电路5是与解码部分3分开地设置的，并由CPU401控制以根据接收帧类型再生接收交错组结构D2，由此将该再生交错组结构D2输出给缓冲存储器4014。
图14是表示去交错电路5的一个结构例如的框图。图14中所示的去交错电路5包括移位寄存器501A，501B，501C及501D，重布置电路502，503及504和一个选择电路505。
每个移位寄存器501A，501B，501C及501D具有一个存储器，它的容量为8位并接收来自选择电路505以8位为单位的数据。移位寄存器501A和501B具有与重布置电路502的地址0和1及与重布置电路504的地址4和5相连接的输出端。移位寄存器501C和501D具有与重布置电路503的地址2和3及重布置电路504的地址6和7相连接的输出端。
选择电路505具有与移位寄存器501A，501B，501C及501D相连接的输出端，设计用于通过选择数据被输入的地址来选择重布置电路。该选择是在CPU401的控制下执行的。选择电路505将由RDA提供的数据输出给与重布置电路的输出相对应的每个移位寄存器。
重布置电路502处理其帧类型为3200bps(2电平FM)的数据，以使得它从移位寄存器501A和501B的每个获取1字节数据，以便重布置2字节数据。然后，重布置电路502以1字节为单位将再生数据顺序地输出给母线“B”，这就是，以8位为单位的2字节的全部和。
重布置电路503处理其帧类型为3200bps(2电平FM)的数据，以使得它从移位寄存器501C及501D的每个获取1字节数据，以便重布置2字节数据。然后，重布置电路503以1字节为单位、即以8位为单位顺序地将两类型数据输出给母线“B”。
重布置电路504处理其帧类型为6400bps(4电平FM)的数据，以使得它从移位寄存器501A，501B，501C及501D中的每个获取1字节数据，以便重布置4字节数据，并顺序地将4字节再生数据以1字节为单位、即以8位为单位输出给母线“B”。
现在将描述去交错电路5的操作。图15至17是分别表示对相应的帧类型/速度设置的重布置电路502，503及504的重布置操作的图。参照图15至17，8位数据RD的一部分存储在移位寄存器501A至501D中，以便重布置及输出，与包括输入数据WR的D0至D3的四位相对应的部分称为LSB，而与包括D4至D7的四位相对应的部分称为MSB。
1.在3200bps(2电平FM)的情况下：
如图15中所示，重布置电路502设有通过两次供给操作存储在移位寄存器501A中的8位数据(D0至D7)及存储在移位寄存器501B中的8位数据(D0至D7)。然后，这样执行重布置操作，即将供给地址1的8位数据的四个奇数位(D0，D2，D4及D6)重布置为地址1的LSB，及将四个偶数位(D1，D3，D5及D7)重布置为地址0的LSB，以便再生数据并输出到母线“B”。
另一方面，将供给地址0的8位数据的四个奇数位(D0，D2，D4及D6)重布置为寺址0的MSB，及将四个偶数位(D1，D3，D5及D7)重布置为地址1的MSB，以便再生数据并输出到母线“B”。
如上所述，该重布置电路502能够再生16位(8位X2)数据。
2.在3200bps(4电平FM)的情况下：
如图16中所示，重布置电路503设有通过两次供给操作存储在移位寄存器501C中的8位数据(D0至D7)及存储在移位寄存器501D中的8位数据(D0至D7)。然后，这样执行重布置操作，即将供给地址2的8数据的MSB(D4，D5，D6及D7)重布置为地址2的MSB，及将其LSB(D0，D1，D2及D3)重布置为地址3的MSB，以便再生数据并输出到母线“B”。
另一方面，将供给地址3的8位数据的MSB(D4，D5，D6及D7)重布置为地址2的LSB，及将其LSB(D0，D1，D2及D3)重布置为地址3的LSB，以便再生数据并输出到母线“B”。
3.在6400bps(4电平FM)的情况下：
如图17所示，重布置电路504的址4，5，6和7分别设有通过四次供给操作存储在移位寄存器501A至501D中的8位数据(D0至D7)。当执行重布置操作时，将MSB部分中的D5及D7从每个地址4，5，6和7中的输入8位数据中取出。然后，从被输出到母线“B”的地址4的LSB部分开始分配每个2位数据，由此形成在地址4上的8位数据。
类似地，将MSB部分中的D4及D6从每个地址4，5，6和7中的输入8位数据中取出。然后，从被输出到母线“B”的地址5的LSB部分开始分配每个2位数据，由此形成在地址5上的8位数据。
类似地，将LSB部分中的D3及及D1从每个地址4，5，6和7中的输入8位数据中取出。然后，从被输出到母线“B”的地址6的LSB部分开始分配每个2位数据，由此形成在地址6上的8位数据。
类似地，将LSB部分中的D2及D0从每个地址4，5，6和7中的输入8位数据中取出。然后，从被输出到母线“B”的地址7的LSB部分开始分配每个2位数据，由此形成在地址7上的8位数据。
如上所述，重布置电路504能够再生6400bps(4电平FM)的8位并行的32位数据(8位×4)。
现在将描述地址比较电路6。图18是表示地址比较电路6的内部结构例的电路图。地址比较电路6例如具有：地址寄存器601，用于预先存储自身地址数据(21位)；比较电路602，用于将接收/再生的地址数据与存储在地址寄存器601中的地址数据相比较；及一个移位寄存器603，用于将作为比较电路602执行的比较结果的8位一致性信号“f”输出给母线“B”。
现在将描述其操作。由去交错电路5再生的数据的地址区(AF)C5具有格式化地址数据，它必须和预先存储在自身寻呼机中的地址数据相比较及检验。
当比较电路602已经以8位为单位获取了由母线“B”提供的并作为比较对象的数据(再生地址区(AF)C5中的数据结构)时，比较电路602将获取的数据与从地址寄存器601提供的地址数据相比较(例如使用异或电路)。通过将每个位的比较结果相加，就获得了比较的最后结果(列如，使用NOR电路)。该比较结果被输出到移位寄存器603。移位寄存器603顺序地从比较电路602取得比较结果，以使得将指示8字节地址比较结果的8位一致性信号“f”输出。
现在将描述根据第一实施例的接收及再生数据的电路的整体操作。图19至22是该寻呼机主要操作的流程图。图23是去交错电路5的操作的流程图。
现在将描述该寻呼机的主要操作。图19至22是从寻呼机的电源接通时刻到完成一帧数据接收操作时刻CPU401及解码部分3要执行的操作的流程图，其中CPU401及解码部分3的操作彼此相连接。应指示解码部分3的操作被描述为步骤R...，及CPU的操作被描述为步骤C...。
当预定数目的位数据被存储在RAM403的RDA中时，它们能被去交错电路5再生，及CPU401检测去交错电路能执行再生处理的定时，CPU401总通过母线“B”将数据输出给去交错电路5。CPU401获取来自解码部分3的数据，并将该数据写到RDA中并对存储在缓冲存储器4014中的一个在先组执行数据纠错操作，由此读出其内容。
因此，如果包括在接收地址区(AF)C5中的地址数据基于由地址比较电路6提供的一致性信号确定为非一致的，则这样地执行控制，即将解码部分3和接收电路2的操作中断。
参照图19至22，现在来描述数据接收及再生处理。当CPU401在步骤C1上检测出通过电源开关(未示出)的操作已供给电功率时，CPU401使电功率供给与CPU401相连接的各电路部分并使这些部分预置。在此时，当预置操作已执行时也开始了解码部分3的操作，由此使用于控制对应于每个帧模式的接收数据缓冲电路304的控制数据被送到帧速度确定电路302及电平确定电路301。然后，将解码部分3设到由ID-ROM设置的频带及相位上的备用状态(步骤R1及R2)。在此备用状态中，CPU401起动一个内部定时器(未示出)，以执行从1.875秒(一帧)至10秒为一周期以30秒为一间隔的两分钟间歇接收，直至当同步信号部分D1的同步1(S1)C1被接收而检测出同步信号为止(步骤C3)。然后通过接收同步1(S1)C1执行同步检测，直到预定时间期满为止(步骤C4及C6)。
如果没有检测出同步，操作进行到步骤C5，以便使定时器复位，及将由同步1(S1)C1设置的帧模式数据存储到缓冲存储器4011中。如果在两分钟内未检测出同步及预定时间的期满已被确认，则该寻呼机移出或停留在服务区域外部的区域中。因此，操作进行到步骤C7，其中将寻呼机存在于服务区域外的事实显示在显示单元7上。此外，将用于区外通知中断的区外通知中断信号输出，该信号是当寻呼机存在于区域外时由通告部分8输出的。
当解码部分3接收到同步1(S1)C1时，解码部分3检出它并引起电平确定电路301存储包括在由同步1(S1)C1设定的并涉及调制方法的帧模式数据中的数据(步骤R3)。此外，解码部分3引起帧速度确定电路302存储包括在由同步1(S1)C1设定的并涉及帧速度的帧模式数据中的数据(步骤R4)。接收的帧模式数据也被输出到CPU401。
解码部分3持续地在步骤R2，R3及R6上进行间歇接收，直到在步骤C7上由CPU401接收到区外通知中断信号为止。当已接收到区外通知中断信号时，操作进行到步骤R7，其中将接收电路2的操作中断。
在执行了步骤R4后，在步骤R5上解码部分3接收帧信息(F1)C2，然后将接收的周期序号，接收的帧序号及该定时信息输出给CPU401，以便从帧信息(F1)C2获得自身帧。在步骤C8上，CPU401根据帧信息42B(FI)及由解码部分3提供的定时信息来识别自身帧的位置，以便中断接收电路2的操作，直到自身帧定时来到为止。在步骤C8上的处理持续到导前自身帧一帧的帧定时(步骤C9)。在CPU401的控制下由解码部分3执行接收电路2的操作的中断控制(步骤R8)。在步骤R8上的处理被重复地执行直到输入再驱动信号为止(步骤R9)。
如果在步骤C9上检测到导前自身帧一帧的帧定时，CPU401在步骤C10上再驱动解码部分3。当解码部分3被CPU401指令再驱动时(步骤R9)，它再驱动解码部分3(步骤R10)，其中解码部分3等待来自CPU401的用于接收电路2的再驱动控制信号(步骤R11)。当用于接收电路2的再驱动控制信号被CPU401提供后，接收电路2在步骤R12上被再驱动。
CPU401再驱动解码部分3(步骤C10)，然后，在步骤C11上，将从ROM402的ID-ROM中读出的地址数据送到地址比较电路6的地址寄存器。在步骤C12上，CPU401确定帧的最后组的输出定时，该帧超前自身帧一个帧。当最后组的定时被检测到时，CPU401将操作控制信号输出到接收电路(步骤C13)。
当接收电路2被再驱动时，在步骤R13上解码部分3通过接收的自身帧的同步1(S1)C1来建立同步。此外，解码部分3使电平确定电路301存储自身帧的涉及调制方法及涉及帧速度的帧模式数据中的数据(步骤R16)。同时，也将接收帧模式数据输出给CPU401。
然后，在步骤R14上，解码部分3检取、解码及输出帧信息(F1)C2。因为在步骤R13上帧类型数据也输出给CPU401，在步骤C14上，CPU401使缓冲存储器4011再存储帧类型数据。在步骤C15上，根据解码的帧信息(F1)C2确定这些帧是否彼此一致。如果检测出非一致，操作返回到步骤C8，其中等待超前自身帧一帧的帧定时。如果检测出一致，操作进行到步骤C16，其中确认自身帧，控制连续的接收及由去交错电路5确定重布置电路的地址。
在步骤R14上解码部分3将帧信息(F1)C2输出给CPU401，然后，在步骤R15上，等待一个中断信号的输入，该中断信号是当检测到帧的非一致性时产生的。如果已提供了中断信号，操作返回到步骤R8，其中将接收电路2的操作中断。如果未提供中断，操作进行到R16。在步骤R16上，接收同步2(S2)C3，然后定时控制电路303确认交错组结构D2的接收同步，并执行细调节。在步骤R17上，通过接收数据缓冲电路304将接收数据重布置，由此将重布置数据以8位并行数据输出。然后操作进行到步骤R18，其中输入由同步信号部分D1设定的组信息(BI)C4，地址区(AF)C5及矢量区(VF)C6，并使接收继续。
在步骤C16上，CPU401也执行提供选择控制信号的处理，以通过确定要使用的地址根据处理帧的帧类型选择重布置电路502，503及504中任何一个，它将与去交错电路5的选择电路505相连接(操作进行到图23中所示的步骤D1)。
在步骤C16上的操作完成后，在步骤C17上CPU401确定接收帧类型是否为1600bps(2电平FM)。如果帧类型是1600bps(2电平FM)，操作进行到步骤S38，其中从组信息(BI)C4中读出地址区(AF)C5的开始字，由此被存储到缓冲存储器4013中。然后，操作进行到步骤C39。
如果在步骤C17上确定出是以1600bps(2电平FM)以外的帧类型输出时，操作进行到C18，其中接收数据被顺序地存储在RAM403的RDA中，直到存储数据位数以便执行再生处理及再生处理定时来到为止(步骤C19)。当确定出能使再生处理执行的数据位数已被存储及再生处理定时已来到时，操作进行到步骤C20，其中从RDA读出数据以将数据提供给去交错电路5。因此，去交错电路5开始执行数据再生的处理(参见图23中所示的步骤D7)。
现在将描述图23中所示的去交错电路5的操作。在步骤D1上，选择电路505根据在步骤C16上确定的重布置电路的选择控制信号确定重布置电路的地址，以便存储8位数据。然后，开始用于等待8位并行数据输入的操作(步骤D2)。如果在步骤D3上确认了8位并行数据的输入，操作将进行到步骤D4，其中输入8位并行数据被顺序地存储在移位寄存器501(A至D)中。然后，在步骤D5上将8位并行数据从各移位寄存器输出到重布置电路的地址上，如已参照图15至17所述的。在步骤D6上，由每个重布置电路再生的数据再被输出到母线“B”。在步骤D6上的再生处理完成后，将执行在步骤C21，C25及C35上的操作。
在步骤D6上完成再生处理后，CPU401将该数据存储到缓冲存储器4014中以使其接收纠错处理。在步骤C21上，根据组信息(BI)C4读出地址区(AF)C5的开始字并将它存储到缓冲存储器4013中。然后，操作进行到步骤C22。
在步骤C22上，CPU401将接收数据存储到RAM403的RDA中。在步骤C23上，CPU401确定使再生处理能被执行的数据预定位数是否已存储及再生处理的定时是否已到来。如果在步骤C23上确认了数据的预定位数及再生定时，接收数据就从RDA中顺序地读出，并由此在步骤C24上将其输出到去交错电路5。当数据已通过母线“B”提供给去交错电路5时，去交错电路5使数据再生，其帧型为1600bps(2电平FM)以外的类型，并在步骤D3上存储到移位寄存器501(A至D)中。
然后，当通过母线“B”从去交错电路5检出再生数据时，CPU401将该数据存储到缓冲存储器4014中以使其受到纠错处理。接着，CPU401将包括在地址区(AF)C5中的地址数据输出给地址比较电路6(步骤C25)。在此时，地址比较电路6将在数据启动信号的定时上从母线“B”检出的接收地址数据与地址寄存器601中的地址数据相比较。然后，将指示一致性或非一致性的一致性信号“f”输出到CPU401。
CPU401指令解码部分3捡取数据。如果因为CPU401在步骤C26上接收到来自地址比较电路6的一致性信号“f”从而检测到地址相一致时，操作进行到步骤C28。如果未检测到地址的一致性，操作进行到步骤C27，其中CPU401将中断信号输出给解码部分3。当中断信号已从CPU401提供给解码部分3时，操作返回到步骤R8，其中使接收电路2的操作中断。如果未提供一致性信号“f”，操作进行到步骤R20。在步骤R20及R21上，接收持续进行直至从CPU401接收到中断信号为止。
在步骤C28上，从跟在地址区(AF)C5后的RDA读出矢量区(VF)C6的数据，由此确定信息区(MF)C7中的开始字和字数。在步骤C29上，执行接收电路2操作的中断处理，直至自身信息数据的开始字出现为止。当中断控制开始时，根据确定的开始字仅能获取自身信息数据。因为在步骤R21上解码部分3接收了中断信号，在步骤R22上解码部分3中断接收电路2的操作，并维持上述状态，直到接收到再驱动信号为止。
当CPU401在步骤C30上确认了用于接收自身信息数据的开始字的定时时，CPU401在步骤C31上将再驱动信号输出给解码部分3以便再驱动接收电路2。于是，接收电路2接收数据。在步骤C32上，CPU401顺序地将接收数据通过解码部分3存储到RDA中。当解码部分3接收到在步骤C31上输出的上述再驱动信号时(步骤R23)，接收电路2被再驱动(步骤R24) 。
在步骤C32上已开始将数据存储到RDA中后，CPU401在步骤C23上确定：能使再生处理执行的数据预定位数是否已被存储及再生处理的定时是否已到来。如果在步骤C32上确认了数据预定位数的存储及再生定时，则在步骤C35上，从RDA中顺序地读出接收数据(信息数据)，由此将其输出到去交错电路5。当去交错电路5执行数据再生处理时，将下一组中的数据存储到RDA中。然后，操作进行到步骤C35。
当被去交错电路5再生的数据输出到母线“B”时，在步骤C35上检测空组(IB)C8。当空组(IB)C8被检测到时，将中断信号输出给解码部分3，以便将接收电路2的操作中断到接收自身帧的定时为止。为了在步骤C37上控制接收通知，CPU401使通告部分8通知该接收，并根据接收的自身信息数据再生及显示信息，然后操作返回到步骤C9。因此，在步骤C9上，CPU401等待超前自身帧一帧的帧定时。当在步骤R24上接收电路已被再驱动时，解码部分3持续进行接收操作，直到在步骤C36上操作被CPU401中断为止(步骤R25及R26)。当在步骤R26上已接收到中断信号时，操作进行到步骤R27，其中将中断接收电路2的操作。然后，解码部分3完成接收操作。
因此，已对CPU01及解码部分3的操作进行了描述，即它们根据在步骤C17上执行的确定彼此相连接地接收除1600bps(2电平FM)以外的帧模式的数据。如果在步骤C17上接收数据的帧类型被确定为1600bps(2电平FM)，由CPU401执行的接收操作被移到步骤C38上，在该步骤上开始未执行的再生操作。
在步骤C38上，组信息(BI)C4被获取到缓冲存储器4014中，以以便使其受到纠错处理。然后，存储地址区(AF)C5的开始字。在步骤C39上，CPU401将存储在地址区(AF)C5中的地址数据输出给地址比较电路6。因此，地址比较电路6将在提供数据启动信号的定时上通过母线“B”获得的接收地址数据与地址寄存器601中的地址数据相比较。然后，地址比较电路6将一致性信号“f”输出给CPU401。
当在步骤C40上CPU401检测到由地址比较电路6提供的指示地址一致性的一致性信号“f”时，CPU401将操作移到步骤C41上。如果未检测到一致性信号“f”，CPU401将操作移到步骤C27上，其中将中断信号输出到解码部分3。当解码部分3接收到来自CPU401的中断信号时，操作返回到步骤R8，其中使接收电路2的操作中断。如果未检测出一致性信号“f”，操作进行到步骤R20和R21，其中接收持续进行，直到由CPU401提供中断信号为止。
在步骤C41上，在地址区(AF)C5后的矢量区(VF)C6的数据从接收电路2提供出来，由此确定了自身信息数据的开始字及信息区(MF)C7中的字数。在步骤C42上，执行这样的控制，即接收电路2的操作被中断，直到检测出自身信息的开始字为止。当中断控制开始时，根据确定的开始字仅能获取自身信息。因为解码部分3在步骤R21上接收中断信号，它在步骤R22上中断接收电路2的操作，并维持该状态直到提供再驱动信号为止。
当在步骤C43上CPU401已确认用于接收自身信息数据开始字的定时时，CPU401将再驱动信号输出给解码部分3，以便使接收电路2再驱动(步骤C44)。于是，接收电路2接收数据，及CPU401顺序地以8位为单位读自身信息数据(步骤C45)及检测空组(IB)C8(步骤C46)。当在步骤C31上输出的再驱动信号已在步骤R23上提供时，解码部分3使接收电路2再驱动(步骤R24)。
如果在步骤C45上已检测出空组(IB)C8，则将中断信号输出给解码部分3，以便使接收电路2的操作中断到用于接收下一自身帧的定时为止(步骤C36)。在步骤C37上，CPU401根据接收信息数据使通告部分8执行通知处理并使信息再生及显示，以便控制接收通知。然后，CPU401使操作返回步骤C9。如上所述，在步骤C9上，CPU401等待用于导前自身帧一帧的帧定。在步骤R24上接收电路2已被再驱动后，解码部分3使接收操作持续进行，直到在步骤C36上被CPU401中断操作为止(步骤R25及R26)。当在步骤R26上接收到中断信号时，操作进行到步骤R27，其中使接收电路2的操作中断。然后，解码部分3完成接收操作。
如上所述，根据该第一实施例，当接收到指示帧类型的信息(同步1(S1)C1)时，就确定了数据的帧类型。根据确定的帧类型，就可从多个重布置电路中选择合适的一个重布置电路。因此负载对硬件及软件的分配能够平衡。其结果是，电路的尺寸及CPU的负载能被减小。(第二实施例)
第一实施例具有这样的结构，即由CPU401如下地执行数据接收操作。当预定的数据位数已存储在ROM403中的RDA内时，它们能被再生出来及执行该再生处理的定时将到来，根据接收数据帧类型从去交错电路5中的多个重布置电路选择一个合适的重布置电路。由选择的重布置电路再生的数据地址受到比较处理。如果检测到一致性，信息区的自身数据将捡取，由此执行再生处理。
但是，根据第一实施例，CPU401控制RAM403，去交错电路5及地址比较电路6之间的数据传送，除了再生数据的主操作外还需要复杂的数据传送控制。因此，有时会引起数据处理速率变低的问题。
因而，根据本发明第二实施例的寻呼机设有DMA(直接存储器存取)电路11。于是，当CPU401执行数据接收操作时，如图30中所示，DMA电路11控制CPU401，RAM404，去交错电路及用于执行纠错处理的BCH解码器之间的数据传送。因此，对于传送数据必须受CPU401支持的负载被有意地减小了。
现在将参照图24至3描述本发明的第二实施例。在第二实施例中，使用了图32中所示的数据结构C及组结构D。
图24是表示根据本发明的数据接收装置的第二实施例的寻呼机中电路结构的框图。与根据第一实施例及图1中所示寻呼机相同的元件用相同的标号表示，并且省略了对于相同元件的说明。
根据该实施例的寻呼机包括天线1，接收电路2，解码部分3，控制部分4，去交错电路5，地址比较电路6，显示单元7，通告部分8，电源9，BCH解码器10，DMA电路11及键输入部分12。
控制部分4根据存储在ROM402中的控制程序来控制寻呼机的整体操作，并包括CPU401，ROM402及RAM404。CPU401具有：缓冲存储器4011，用于暂存如从同步1(S1)C1中读出的帧模式；缓冲存储器4012，用于暂存从帧信息(F1)C2中读出的数据(周期序号，帧序号及多个输出操作序号)；缓冲存储器4013，用于存储从矢量区(VF)C5中读出的数据及组信息(BI)C4(自身信息数据的开始字及地址区(AF)，矢量区(VF)及信息区(MF)中的信息数据字数)及时钟发生器4015，用于产生时钟以便调节接收处理等的定时。CPU401通过使用包含在一帧中的数据及时钟控制与CPU401相连接的电路部分。
如图25中所示，RAM404具有一个工作区WA，用于启动CPU401的操作；存储区域BDM(组数据存储器)，它用于再生接收数据，以使得由解码部分3在执行接收操作时间上提供的一帧接收数据的11组地址以组单位分配；及存储区域MAA，用于存储接收信息数据。
BDM存储一帧的数据，该数据是通过指定地址进行接收及再生。
这样地存储的数据在DMA电路11的控制下(以下再描述)，输出到去交错电路5。由去交错电路5再生的数据被再存储到同一存储地址中，然后输出，由此在BCH解码器10中接受纠错处理。
在组数据包括一个地址区的情况下，在地址比较电路6中受到纠错处理的数据再被输出，由此使要受到地址比较的数据接着受到地址比较处理。如果检测到非一致性，数据将不存储在DBM中并被删除。
BCH解码器10通过使用10位BCH码及包括在由去交错电路5再生的一组数据中的偶数奇偶位对数据纠错，并然后将误差位数输出给CPU401。
DMA(直接存储存取)电路11通过母线“B”控制CPU401，RAM404，去交错电路5，地址比较电路6及DMA电路11中的数据传送。
键输入部分12由主开关，游标键及存储键组成，以将代表键操作的信号输出给CPU401。
现在将描述第二实施例的整体操作。
图26至29是寻呼机主操作的流程图。图30是用于在BDM及另外电路之间读、写数据的DMA电路11中操作的定时图。
当CPU401在步骤C101上检测出由电源开关(未示出)的操作已提供电功率时，CPU401使电功率供给与CPU401相连接的各电路部分及预置这些部分。在此时，当预置操作已执行时也开始了解码部分3的操作，由此使与每帧模式对应的、对接收数据缓冲电路304进行控制的控制数据被送到帧速度确定电路302及电平确定电路301。然后，将解码部分3置到ID-ROM所设定的频事宜主相位的备用状态(步骤R101及R102)。在此备用状态中，CPU401起动一个内部定时器(未示出)，以执行从1.875秒(一帧)至10秒为一周期以30秒为一间隔两分钟间歇接收，直至当同步1(S1)(1)被接收而检测出同步信号为止(步骤C103)。然后，通过接收同步1(S1)C1进行同步检测，直到预定时间满为止(步骤C104及C106)。
如果没有检测出同步，操作进行到步骤C105，其中使定时器复位，及将由同步1(S1)C1设置的帧模式数据存储到缓冲存储器4011中。如果在两分钟内未检测出同步及预定的期满已被确认，则该寻呼机移出或停留在服务区域外部的区域中。因此操作进行到步骤C107，其中将寻呼机存在于服务区域外的事实显示在显示单元7上。此外，将用于区域外通知中断的区外通知中断信号输出，该信号是当寻呼机存在于区域外时由通告部分8输出的。
当解码部分3接收到同步1(S1)C1时，解码部分3捡出它并引起电位确定电路301存储包括在由同步1(S1)C1设定的并涉及调制方法的帧模式数据中的数据(步骤R103)。此外，解码部分3引起帧速度确定电路302存储包括由同步1(S1)C1设定的并涉及帧速度的帧模式数据中的数据(步骤R104)接收的帧模式数据也被输出到CPU401。
解码部分3持续地在步骤R102，R103及R106上进行间歇接收，直到在步骤C107上由CPU接收到区外通知中断信号为止。当已接收到区外通知中断信号时，操作进行到步骤R107，其中将接收电路2的操作中断。
在执行了步骤R104后，在步骤R105上解码部分3接收帧信息(F1)C2，然后将接收的周期序号，接收的帧序号及该定时信息输出给CPU401，以便从帧信息(F1)C2获得自身帧。在步骤C108上，CPU401根据帧信息42B(FI)及由解码部分3提供的定时信息来识别自身帧的位置，以便中断接收电路2的操作，直到自身帧定时来到为止。在步骤C108上的处理持续到导前自身帧一帧的帧定时(步骤C108)。在CPU401的控制下由解码部分3执行接收电路2的操作的中断控制(步骤R108)。在步骤R108上的处理被重复地执行直到输入再驱动信号为止(步骤R109)。
如果在步骤C109上检测到导前自身帧一帧的帧定时，CPU401在步骤C110上再驱动解码部分3。当解码部分3被CPU401指令再驱动时(步骤R109)，它再驱动解码部分3(步骤R110)，其中解码部分3等待来自CPU401的用于接收电路2的再驱动控制信号(步骤R111)。当用于接收电路2的再驱动控制信号被CPU401提供后，接收电路2在步骤R112上被再驱动。
CPU401再驱动解码部分(步骤C110)，然后，在步骤C111上，将从ROM402的ID-ROM中读出的地址数据送到地址比较电路6的地址寄存器。在步骤C112上，CPU401确定帧的最后组的输出定时，该帧超前自身帧一个帧。当最后组的定时被检测到时，CPU401将操作控制信号输出到接收电路(步骤C113)。
当接收电路2被再驱动时，在步骤R113上解码部分3通过接收的自身帧的同步1(S1)C1来建立同步。此外，解码部分3使电平确定电路301存储自身帧的涉及调制方法及涉及帧速度的帧模式数据中的数据(步骤R116)。同时，也将接收帧模式数据输出给CPU401。
然后，在步骤R114上，解码部分3捡取，解码及输出帧信息(F1)C2。因为在步骤R113上帧类型数据也输出给CPU401，在步骤C114上，CPU401使缓冲存储器4011再存储帧类型数据，在步骤C115上，根据解码的帧信息(F1)C2确定这些帧是否彼此一致。如果检测出非一致，操作返回到步骤C108，其中等待超前自身帧一帧的帧定时。如果检测出一致，操作进行到步骤C116，其中确认自身帧，控制连续的接收及由去交错电路5确定重布置电路的地址。
在步骤R114上，解码部分3将帧信息(F1)C2输出给CPU401，然后，在步骤R115上，等待一个中断信号的输入，该中断信号是当检测到帧的非一致性时产生的。如果已提供了中断信号，操作返回到步骤R108，其中将接收电路2的操作中断。如果未提供中断，操作进行到R116。在步骤R116上，接收同步2(S2)C3，然后定时控制电路303确认交错组结构D2的接收同步，并执行细调节。在步骤R117上，通过接收数据缓冲电路304将接收数据重布置，由此将重布置数据以8位并行数据输出。然后操作进行到步骤R118，其中输入由同步信号部分D1设定的组信息(BI)C4，地址区(AF)C5及矢量区(VF)C6，并使接收继续。
在步骤C116上，CPU401也执行提供选择控制信号的处理，以通过确定要使用的地址根据处理帧的类型选择重布置电路502，503，及504中的任一个，它将与去交错电路5的选择电路505相连接。
在步骤C116上的操作完成后，在步骤C117上，CPU401确定接收帧类型是否是1600bps(2电平FM)。如果帧类型是1600bps(2电平FM)，操作进行到步骤C127，其中从组信息(BI)C4中读出地址区(AF)C5的开始字，由此被存储到缓冲存储器4013中，然后进行到步骤C128。
如果在步骤C117上确定出是以1600bps(2电平FM)以外的帧类型输出时，操作进行到C118，其中接收数据被存储在RAM404的BDA中且地址被指定。
当确定出能使再生处理执行的数据位数已被存储时，DMA电路11顺序地从BDM中读数据并将数据提供给去交错电路5。因此去交错电路5执行数据再生处理及在读地址上再存储再生数据。当一组的数据被再生时，从BDM中读出一组的数据并提供给BCH解码器10。一组的纠错数据被重存储在读地址上。
然后，在步骤C119上，CPU401基于组信息(BI)C4读受到纠错处理的数据的地址区(AF)C5和矢量区(VF)C6中每个的开始字。接着，操作进行到步骤C120。
然后，CPU401指令执行对存储在RAM404的BDM中的地址数据的比较。DMA电路11读包括在已存储在BDM中的再生地址区(AF)C5内的地址数据，由此将其输出给地址比较电路6。地址比较电路6在数据启动信号“C”的定时上将通过母线“B”接收的地址数据与地址寄存器601中的地址数据相比较。然后，地址比较电路6将指示地址数据项彼此一致的一致性信号“f”输出到CPU401。
CPU401指令解码部分3捡取数据。此外，当CPU401在步骤C120上因已接收到来自地址比较电路6的一致性信号“f”从而检测到一致性时，它将操作移到步骤C121。如果未检测到地址的一致性，操作进行到步骤C123，其中将中断信号输出给解码部分3。当中断信号已从CPU401提供给解码部分3时，操作返回到步骤R108，其中使接收电路2的操作中断。如果未提供一致性信号“f”，操作进行到步骤R120，其中持续进行接收操作。
在步骤C121上，根据矢量区(VF)C6中的矢量数据确定信息区(MF)C7中自身信息数据的开始字及字数。在步骤C122上，顺序地捡取一帧的数据，然后分配存储地址。接着，数据被顺序地存储到RAM404的BDM内。
与CPU401执行的接收操作同时地，顺序地存储在BDM中的数据被重复地写入去交错电路及BCH解码器和从它们中读出。
在步骤C124上，检测空组(IB)C8。当检测到空组(IB)C8时，则将中断信号输出，以便使接收电路2的操作中断到用于接收下一自身帧的定时为止。在步骤C126上，CPU401根据在通告部分中受到通知处理的接收信息数据通过执行再生及显示信息的处理来执行接收通知的控制。然后，操作返回到步骤C109。如上所述，CPU401等待超前自身帧一帧的帧定时。应指出，解码部分3的接收操作持续进行(步骤R121)，直到在步骤C125上由CPU401指令操作中断为止。如果在步骤R121上提供了中断信号，操作进行到步骤R122，其中使接收电路的操作中断。然后，解码部分3完成接收操作。
对CPU401及解码部分3的操作已进行了描述，其中根据在步骤C117上执行的确定结果彼此相连接地接收除1600bps以外的帧模式的数据。如果在步骤C117上接收数据的帧类型被检测为1600bps(2电平FM)，由CPU401执行的接收操作被移到步骤C127，其中将开始未执行的再生操作。
在步骤C127上，组信息(BI)C4被输出到BCH解码器10，以便受到纠错处理，并然后存储到RAM404的BDM中。接着，使地址区(AF)C5及矢量区(VF)C6的每个中的开始字存储到缓冲存储器4013中。
在步骤C128上，CPU401将包括在地址区(AF)C5中的地址数据输出到地址比较电路6。地址比较电路6将在数据启动信号“C”的定时上通过母线“B”提供的地址数据与地址寄存器601中的地址数据相比较。然后，地址比较电路6将一致性信号“f”输出给CPU401。
在步骤C129上，CPU401检测由地址比较电路6提供的一致性信号“f”。如果地址彼此一致，操作进行到步骤C130。如果未检测到一致性，操作进行到步骤C123，其中将中断信号输出到解码部分3。当解码部分3接收到来自CPU401的中断信号时，操作返回到步骤R108，其中使接收电路2的操作中断。如果未检测到一致性信号“f”，操作进行到步骤R131，其中接收操作持续进行。
在步骤C130上，根据矢量区(VF)C6的数据确定信息区(M7)C7中自身信息数据的开始字及字数。
CPU401使接收电路2持续进行数据接收处理，其中数据以一组为单位顺序地存储在BDM中。此外，CPU401使DMA电路11持续地进行数据传送处理(步骤C131)。然后，顺序地读出自身信息数据，并接着检测空组(IB)C8(步骤C132)。如果在步骤C132上检测出空组(IB)C8，CPU401将中断信号输出给解码部分3，以便中断接收电路2的操作，直到用于接收下一自身帧的定时为止(步骤C125)。为了在步骤C125上控制接收通知，由通告部分8执行通知处理并根据接收自身信息数据进行信息再生及显示。然后，操作返回到步骤C109。如上所述，在步骤C109上，CPU401等待导前自身帧一帧的帧定时。当在步骤R121上中断信号被提供给解码部分3时，操作进行到步骤R122，其中使接收电路2的操作中断。然后解码部分3完成接收操作。
现在将参照图30中所示定时来描述由DMA电路11所执行的操作。图30中所示的定时图表示当其帧类型例如为6400bps(4电平FM)的数据已被接收时DMA电路11对于传送一组(组#0)数据的操作。其数据的帧类型为6400bps(4电平FM)及由接收电路2接收的数据被解码部分解码成每8位的并行数据。当并行数据被输出到母线“B”时，在CPU401的控制下对其分配地址及将其存储到形成在RAM404中的BDM内。
DMA电路11与再生处理同时地启动，并顺序地在存储于BDM中的8位并行数据内获取数据。具有预定可被再生的位数的组#0的数据被顺序地读出并提供给去交错电路5。在通过去交错电路5完成数据再生处理后，再生数据再被输出到BDM，由此被写入到同一地址中。
如上所述，当接收到帧类型为6400bps(4电平FM)的数据时，DMA电路11在BDM及去交错电路5之间重复地输出和接收组数据，直到对于一组的再生处理被执行四次为止。
为了使BCH解码器10对由DMA电路11写入到BDM中的数据进行BCH解码，CPU401使DMA电路11再从BDM中读数据，以使它们输出到BCH解码器10。在BCH解码10完成纠错处理后，纠错后的数据再被输出到BDM中，以便将其写到同一地址中。
当由BCH解码器10执行纠错处理时，DMA电路11对正在存储到BDM中的下一组(组#1)中的数据作出访问，以跟随来自CPU401的指令将该数据输出到去交错电路5，以便被再生。在图30所示情况下，执行处理，使数据输出到涉及在下一组中再生数据(第二次及第三次)的处理的去交错电路5。
在被纠错组为地址区(AF)C5中的数据(组#1，或组#1及组#2)的情况下，CPU401读出由DMA电路11写到BDM中的数据内的地址数据并将它输出到地址比较电路6，由此与ID信息的地址数据相比较。如果检测出来自地址比较电路6的一致性信号“f”，地址数据就写入到BDM中。
与由地址比较电路6执行的地址比较处理同时地，在DMA电路1中重复执行以下处理。从BDM到BCH解码器10重复地传送再生数据(组#3的数据)及访问由解码部分3输出并存储在BDM中的下一数据(组#4的数据)并将其提供给去交错电路5。
如上所述，根据该第二实施例，除第一实施例的结构外，设置了在CPU401，RAM404的BDM，去交错电路5，地址比较电路6及BCH解码器10中控制数据传送的DMA电路11，由此使必须由用于传送数据的CPU401支持的负载减小了。
图31是表示第二实施例改型的电路图。如图31中所示，根据该改型的结构包括一个由设有用于个人计算机的接口15和电路基板的PC卡所构成的接收组件14，及具有一个用于PC卡槽或类似物的接口16的便携式数据终端17。
参照图31，接收组件14具有天线1，接收电路2，解码部分3，缓冲存储器4011及4014，时钟发生器4015，ROM402，RAM404，去交错电路5，地址比较电路6，BCH解码器10，DAM电路11及能对母线“B”输出及接收数据的接口15。便携式数据终端17具有用于控制数据接收及再生处理的CPU401，显示单元7，通告部分8及用于控制便携式数据终端17中电路的CPU13。
虽然本发明的第一实施例及第二实施例具有这样的结构，即它能用于采用寻呼系统STD-43的单个寻呼机，但本发明并不限制在该系统上。本发明可应用于任何一个信息通信终端，与个人计算机及类似装置相连接的数字通信装置。
例如，本发明可应用于采用这种数据通信方法的任何寻呼机，在该数据通信方法中可输出关于数据帧速度调节或调制方式的信息。在此情况下，甚至当寻呼服务公司混合使用多种寻呼系统时，根据本发明的寻呼机也能被应用。