用于40GSDH系统中的总线延时纠正方法.pdf

本发明涉及一种40G SDH系统中的高速并行总线组间延时的自适应纠正方法，具体应用于40G系统成帧器芯片内对各组SFI－4接口信号进行延时纠正的方法，该方法由于通过对STM256处理芯片中SFI－4信号缓存器先入先出(FIFO)过程控制，实现SFI－4组间的印刷电路板(PCB)的信号线布线差异最高可达到10个时钟周期以上，突破了SFI－4接口规范中0.1时钟周期的要求，大大降低了PCB布线的限制，从而降低了PCB设计难度。

1.  一种用于40G SDH系统高速并行总线组间延时纠正方法，该方法包括如下步骤：
在复用方向：
将64路STM4信号分为4组，每组为16路STM4信号；
由STM256处理芯片将每组16路STM4信号复用形成一个STM64数据帧；
由STM256处理芯片将4个STM64数据帧的帧头信号输出给复用方向延时差异指示电路，并以第一组STM64信号的帧头指示作为参考，产生其余各组数据帧的延时差异指示信号；
CPU检测各组的延时差异指示信号，当发现某一组未同步时，CPU控制调节该组缓存器的缓存深度，直至该组同步；
在解复用方向：
提取第一组STM64信号的帧头信号，如果能够提取，则判断为各组信号已经同步；
如果未能提取出第一组STM64信号的帧头信号，则判断为各组信号之间未能同步，则CPU控制其余各组信号的缓存器调整缓存深度，直至提取出第一组STM64信号的帧头信号为止。

2.  根据权利要求1所述的方法，其特征在于：在复用方向，利用各组数据帧的帧头指示信号和第一组数据帧的开销提取时钟产生各组数据帧的延时差异指示信号，如果某一组与第一组之间没有延时差异，则该组的延时差异指示信号为1，如果某一组与第一组之间存在延时差异，该组对应的延时差异指示信号为0，CPU以该延时差异指示信号作为调整该组缓存器缓存深度的依据。

3.  根据权利要求2所述的方法，其特征在于：在复用方向，CPU对各组缓存器的缓存深度调节方式为，缓存深度减1或缓存深度减2或缓存深度加1，对复用方向的组间延时差异的调整最多9次就可以完成。

4.  根据权利要求1所述的方法，其特征在于：在解复用方向，以是否能够提取第一组STM64信号的帧头指示信号作为延时差异指示信号，如果存在延时差异，则调整其余三组的缓存深度。

5.  根据权利要求4所述的方法，其特征在于：在解复用方向，每组缓存器的缓存深度调节方式为在±2之间调节缓存深度，这样其余三组缓存器的缓存深度可以为调节为加2、加1、不变、减1、减2共五种状态，调节三组缓存器最多125次，就可以实现解复用方向各组数据帧同步。

用于40G SDH系统中的总线延时纠正方法
技术领域
本发明涉及一种40G SDH系统中的高速并行总线组间延时的自适应纠正方法，具体应用于40G系统成帧器芯片内对各组SFI-4接口信号进行延时纠正的方法。
背景技术
在目前的高速系统中，通常是通过提高并行总线速率来提高芯片与芯片之间、背板与背板之间的数据吞吐量。但是总线数目以及传输速率的增加也增加了印刷电路板(PCB)布线难度和产生信号时延问题。具体地说，由于并行的数据总线的各个信号线之间不可避免的存在时延，使得信号眼图缩小，同时由于并行总线的时钟信号相对于数据信号独立传送，而时钟信号本身可能由于时延而导致与数据不同步，从而减少了数据信号的建立和保持裕度。噪声或时钟信号的畸变进一步加剧了这种状况。传统上通常通过PCB布线的严格控制来抑制上述不良影响。
在10G速率的SONET/SDH系统中常用的高速并行总线标准为SFI-4。每组SFI-4的并行接口由16对速率为622Mb/s的数据线和一对时钟信号线组成，以提供总速率为9953.28Mb/s的传输速率。对于SFI-4的接口，其时延的最大容忍度为0.1时钟周期。
在目前的40G(也表示为STM256)SDH应用中，由于芯片工艺的限制，其具体电路芯片仍然是通过基于SFI-4接口的高速并行总线来实现的。在解复用过程中，先对40G光信号进行光电转换，再通过解复用形成64路SFI-4速率的并行数据，然后进行处理，如开销提取和业务提取。而在复用过程中，通常是接收系统传来的64路SFI-4速率的并行数据，通过开销插入，业务复用后形成STM256(40G)的数据帧，然后通过串并转换并经过电/光转换形成光信号，在光通信网中传输。
目前，克服类似SFI-4高速并行数据接口抖动的常用方法是通过严格PCB上信号线的布线长度来实现的。这种方法在10G(STM64)系统实现中已普遍使用。但是，这种方法并不适合40G(STM256)信号系统的设计，因为，采用这种方法，在设计10G(STM64)系统时，只需保证SFI-4接口中16路数据线在PCB上布线长度一致。而对于STM256系统中，则必须保证64路数据线PCB布线长度一致。由于在40G系统PCB上芯片高度密集，可供调整信号线长度的空间很狭窄，为保证64路信号线长度一致，只能增加PCB布线层数，但这又带来了PCB板厚度的增加和布线设计困难，使得实际应用变得几乎不可能。
发明内容
本发明的目的是提供用于40G系统中的总线延时纠正方法，通过设计一种40G SDH系统中的高速并行总线组间延时的自适应纠正方法，来纠正并行数据线组间的延时，从而使64路SFI-4信号在40G的STM256处理芯片内部实现相位一致，并由此降低对PCB布线的要求，从而使STM256系统的实现成为可能。并且，由于对PCB布线要求的降低，使得单块电路板的工作可靠性得到增强。
首先解释本发明所利用的技术原理。对于复用方向的信号处理过程为，在STM256处理芯片内，64路STM4信号被分成16路一组，每组中的16路STM4信号首先被复用成为一路STM64信号，然后4路STM64信号再次复用成为一路STM256信号。上述STM4信号在进入STM256处理芯片时，每路STM4信号的数据首先被缓存在各自的缓存器内，同组16路信号的缓存器由CPU统一控制数据在缓存器内缓存时间，该缓存时间以缓存器时钟周期计算。由同组16路缓存器输出的数据被复用成为STM64数据帧，该数据帧的帧头信号时间取决于同组16路缓存器的输出时间。这样，可以通过调节同组16路缓存器的数据缓存时间，也就是调整同组缓存器的缓存深度，就可以控制STM64帧的帧头信号时间。四路STM64数据帧帧头信号对齐后被再次复用形成STM256数据帧，然后经过4组SFI-4接口传送给光电转换器电路。具体实现为：由通过控制总线接口与STM256处理芯片相连接的微处理器执行对处理芯片内部缓存器缓存深度的控制，由现场可编程门阵列(FPGA)执行对各组STM64数据帧帧头信号的监控，STM256处理芯片将各自STM64数据帧帧头信号引出并提供给所述FPGA，由FPGA根据各组帧头信号产生各组的延时差异指示信号，各组相互同步时，各组延时差异指示信号为1，如果存在某一组不同步，则该组延时差异指示信号为0。CPU执行相关控制软件，在发现某一组的延时差异指示信号为0时，调整该组的缓存深度，直至该组同步为止。
对于解复用方向的信号处理过程为：来自光电转换器部分的一路STM256数据信号，首先经过4组SFI-4接口传送到STM256处理芯片，在该处理器芯片内，每组SFI-4接口的数据信号之间必须首先对齐，然后才能够被合并为STM256数据帧，进行开销和数据提取。如果各组信号之间没有对齐，则无法提取任何一组的帧头指示信号。本发明利用解复用过程中是否能够提取第一组STM64信号中的帧头指示信号作为判断各组解复用信号是否对齐的标志。仍然由FPGA电路执行提取第一组STM64信号中帧头指示信号以产生延时差异指示信号的功能。
整个延时纠正方法所涉及的电路包括STM256帧处理芯片、FPGA、CPU以及相关外围电路，而各个芯片均包含各自的初始化和控制软件。
本发明的40G SDH系统高速并行总线组间延时纠正方法具体包括如下步骤：
在复用方向：
将64路STM4信号分为4组，每组为16路STM4信号；
由STM256处理芯片将每组16路STM4信号复用形成一个STM64数据帧；
由STM256处理芯片将4个STM64数据帧的帧头信号输出给复用方向延时差异指示电路，并以第一组STM64信号的帧头指示作为参考，产生其余各组数据帧的延时差异指示信号；
CPU检测各组的延时差异指示信号，当发现某一组未同步时，CPU控制调节该组缓存器的缓存深度，直至该组同步；
在解复用方向：
提取第一组STM64信号地帧头信号，如果能够提取，则判断为各组信号已经同步；
如果未能提取出第一组STM64信号的帧头信号，则判断为各组信号之间未能同步，则CPU控制其余各组信号的缓存器调整缓存深度，直至提取出第一组STM64信号的帧头信号为止。
在本发明的上述方法中，在复用方向，利用各组数据帧的帧头指示信号和第一组数据帧的开销提取时钟产生各组数据帧的延时差异指示信号，如果某一组与第一组之间没有延时差异，则该组的延时差异指示信号为1，如果某一组与第一组之间存在延时差异，该组对应的延时差异指示信号为0，CPU以该延时差异指示信号作为调整该组缓存器缓存深度的依据。
在本发明的上述方法中，在复用方向，CPU对各组缓存器的缓存深度调节方式为，缓存深度减1或缓存深度减2或缓存深度加1，对复用方向的组间延时差异的调整最多9次就可以完成。
在本发明的上述方法中，在解复用方向，以是否能够提取第一组STM64信号的帧头指示信号作为延时差异指示信号，如果存在延时差异，则调整其余三组的缓存深度。
在本发明的上述方法中，在解复用方向，每组缓存器的缓存深度调节方式为在±2之间调节缓存深度，这样其余三组缓存器的缓存深度可以为调节为加2、加1、不变、减1、减2共五种状态，调节三组缓存器最多125次，就可以实现解复用方向各组数据帧同步。
40G SDH系统中的高速并行总线组间延时的自适应纠正方法的突出优点是，由于通过对STM256处理芯片中SFI-4信号缓存器先入先出(FIFO)过程控制，实现SFI-4组间的PCB布线差异最高可达到10个时钟周期以上，突破了SFI-4接口规范中0.1时钟周期的要求，大大降低了PCB布线的限制，从而降低了PCB设计难度。使得40G(STM256)信号的PCB板几乎可以参照10G(STM64)信号的PCB版的设计规范来设计。而且，由于采用此技术，使得系统对SFI-4组间相位差异的敏感度降低，大大提高了系统的可靠性。
40G SDH系统中的高速并行总线组间延时的自适应纠正方法的另一个突出优点是其自适应性。由于组间高速信号间的时延差异的发现以及其调整可以完全由微处理器来完成，实现SFI-4组间延时的纠正完全自适应性，不需要人工干预，大大降低了生产调试的难度，增强了其可用性。
附图说明
图1是40G SDH系统中高速并行总线组间延时自适应纠正方法的实现电路框图；
图2是复用(MUX)方向的SFI-4接口组间延时的自适应纠正的流程图；
图3是复用(MUX)方向产生SFI-4接口组间延时差异指示信号的数字电路实现框图；
图4是解复用(DEMUX)方向的SFI-4接口组间延时的自适应纠正的的流程图。
具体实施方式
本发明利用SDH的复用规则，将64对SFI-4总线分成4组，每组16对，即每组相当于一个10G SDH信号。然后利用每组SFI-4接口信号中帧定位信息来间接检测4组SFI-4数据总线间的时延差异，然后由微处理器通过微机接口读取此差异，自适应调整STM256处理芯片中对每组SFI-4信号的接收缓存器的FIFO的深度控制，以减小这种相位差异，直到4组帧定位信号间没有差异为止。在复用方向对各组之间是否存在相位差异的判断方式具体是，通过判断每组SFI-4高速数据中提取出的开销指示信号中从低变高的跳变沿来判断帧头指示，通过比较组间帧头指示的时间先后来判断是否存在组间相位差异，如果这种差异在一个开销处理时钟周期内，判断为没有组间延时，否则为有组间时延。本发明的方法在各组之间存在相位差异时，通过STM256处理芯片外的一个微处理器来实现自适应的调整每组SFI-4数据进入STM256处理芯片的FIFO深度，进而使4组SFI-4信号在进行STM256信号处理前帧头对齐。CPU执行的调整过程是，如果CPU发现FPGA产生的延时差异指示信号为存在延时差异，则调整STM256处理芯片内缓存器的FIFO深度，然后再次判断FPGA中有无组间时延指示，如有，则继续调整FIFO深度。
下面结合附图详细阐述本发明的实施方式。图1为40G SDH系统中高速并行总线组间延时的自适应纠正方法的实现电路框图。不管是复用方向(MUX)还是解复用方向(DEMUX)，每组SFI-4都将由STM256帧处理芯片提取出其帧定位信号，并送给FPGA中的组间时延检测电路来产生组间时延指示信号。此信号将作为反馈信号，间接指示SFI-4组间存在大的相位差异，从而指导CPU调整4组SFI-4并行数据线在芯片中的FIFO延时，实现自适应的SFI-4组间高速数据去抖。
针对复用方向(MUX)和解复用方向(DEMUX)的不同，下面单独阐述各方向技术方案的实现过程。图2为复用(MUX)方向的SFI-4接口组间延时的自适应纠正的流程图。在信号复用方向，作为复用方向检测组间相位差异并产生延时差异指示信号的MUX FPGA定位每一组SFI-4信号的帧头指示信号。在实际操作中，以第一组SFI-4信号的帧头指示信号作为参考，然后分别比较其它各组SFI-4的帧头指示信号与它的差异。如果有差异，则调整相应有延时差异组SFI-4接口的缓冲器FIFO深度，直到消除相应的差异。在本发明的实施中，我们限制FIFO深度的调整选择有3种，为减1，减2和加1。由于在复用方向，输入的4组SFI-4互相独立，对一组SFI-4的FIFO深度调整不影响其它组，所以最多(3+3+3)＝9次调整动作就可以实现复用方向的SFI-4组间高速数据去抖。
图3为复用(MUX)方向的SFI-4组间相位差异指示的数字电路实现框图，该电路具体由FPGA电路实现。图3中，标记为SFI_FR1至SFI_FR4的4组SFI-4接口的帧头指示信号，其从低电平跳转到高电平指示SDH帧头的开始。SFI_SOH_CLK为第一组SFI-4接口的开销提取时钟。4组帧指示信号最先从低电平跳转到高电平将触发此电路，并将此时的相位差异信号通过REG0至REG4端口输出。如果4组SFI-4接口间差异小于一个时钟周期，则REG0至REG4都为1，如果其中某一个组存在延时差异，则该组对应的REG端口输出为0。
图4为解复用(DEMUX)方向的自适应SFI-4接口组间延时的自适应纠正的的流程图。在解复用方向，虽然解复用成4组SFI-4后送给STM256帧处理芯片，但这4组SFI-4互相之间是相关的。只有这4组SFI-4接口间的时延调整到一致时，才能得到正常的帧头指示信号。因此，本发明采用第一组SFI-4的帧头指示信号作为差异指示。如果第一组SFI-4的帧头指示信号没有从低电平跳转到高电平的周期变化，表示4组SFI-4接口之间存在相位差异，此延时差异信号使得CPU控制SFI-4接口的FIFO深度。FIFO深度的变化在N到-N之间。由于每组SFI-4接口的FIFO深度调整都会影响到帧头的定位，所以在以第一组为基准情况下，其余三组中每组调整的可能状态为N，N-1，……，1，0，-1，……，-N+1，-N共2N+1种状态，三组总共最大的FIFO调整次数为(2N+1)³。一般情况下N的数值取2，这样三组缓存器调整FIFO深度最多125次，就可实现4组SFI-4接口间的高速数据去抖。
本发明的上述具体实施例仅仅为了进一步说明本发明，并不对本发明保护范围构成限定。本发明保护范围由所附权利要求书限定。