绝缘硅芯片的鳍状元件及其形成方法技术领域
本发明涉及一种晶闸管(Thyristor)的结构，尤其涉及一种绝缘硅(SOI)
芯片的晶闸管的鳍状结构。
背景技术
整合内存电路现已被广泛使用在各种应用上，特别是在计算机系统上，随
着生产的进步与成本的降低，内存容量已可被大大增加，且制造成本也可被缩
小，因而大量拓展了内存使用范围，目前在计算机中用于数据储存的装置主要
分为两种，包括非挥发性(Nonvolatile)记忆装置与挥发性(volatile)记忆装置。一
般非挥发性记忆装置包括有已知的只读存储器(Read Only Memory，ROM)、可
擦除只读存储器(EPROM)、电可擦除只读存储器(EEPROM)、以及闪存(Flash
EEPROM)。挥发性记忆装置包括动态随机存取内存(DRAM)与静态随机存取内
存(SRAM)。随机存取内存主要用在暂时性的数据储存，进行数据的操控时，
可以快速且容易地将数据写入及读出。在所有的记忆装置中，SRAM具有较快
的存取速度，并且具有非常长的使用寿命，相当适合应用在计算机的操作与应
用上。
单一晶体管的静态随机存取内存(1-T Static Random Access Memory；1T
-SRAM)利用单一晶体管控制内存的数据的读写及保存。如图1所示，1T-SRAM
由单一晶体管150及一晶闸管(Thyristor)110所构成。晶闸管110的环状栅极为
SRAM的第二字符线120，利用这种环状栅极可加速1T-SRAM的有效读写的
速度。晶闸管110的右侧为晶体管150，晶体管150的栅极为SRAM的第一
字符线130，而其漏极(Drain)为SRAM的位线140，而晶闸管110及晶体管150
的下方为P型基材160。这种1T-SRAM利用环状的第二字符线120有效地加
快了SRAM的读写速度，但在生产制造上却十分的困难，因此形成制造的瓶
颈。如图2所示，等效电路170为现有技术1T-SRAM的等效电路图。
随着半导体工业持续发展，使用绝缘硅(Silicon On Insulator；SOI)芯片的好
处日趋明显，以微处理器为例，相较于传统的「Si芯片」，其动作频率约可以
提高20％～35％的比率。同时，可以利用更低的电压来操作，以求更低的功率
消耗，例如，采用SOI的技术，可以将电源电压降至1.5V的水平，而传统的
「Si芯片」却需要2.5V的工作电压。一般而言，采用SOI技术所生产的半导
体组件其内部晶体管的构造使用完全空乏型(Fully Depleted)，所以当使用SOI
技术进行1T-SRAM的制作时，因为其漏极(Drain)及源极(Source)之间完
全空乏的关系，将会造成SRAM写入及读取的速度减缓，进而影响SRAM的
操作速度，如何有效地改善SOI技术制造的SRAM的操作速度及晶闸管操作
速度，为半导体生产的一重要方向及目标。
综上可知，所述现有技术的内存，在实际使用上，显然存在不便与缺陷，
所以有必要加以改进。
发明内容
鉴于上述的发明背景中，SOI技术所生产的半导体组件其内部晶体管的构
造为完全空乏型，因此造成SRAM写入及读取的速度减缓，进而影响SRAM
的操作速度。
本发明的目的之一，利用鳍状元件进行半导体存储元件的制造，有效地降
低短信道效应尺寸，使栅极控制能力提高。
本发明的另一目的，改善鳍状元件在SOI制造组件上形成完全空乏区域
的情况，使得利用本发明的晶闸管的操作速度更为加快。
本发明的再一目的，利用本发明的鳍状元件有效整合内存及逻辑电路的使
用，从而能埋入大量的存储元件使得系统芯片(System On Chip；SOC)的制造
需求得以满足。
为了实现上述目的，本发明提供一种SOI芯片的鳍状元件，该鳍状元件至
少包含：一硅基材；一绝缘层，覆盖于该硅基材之上；至少一鳍状结构的晶闸
管形成于该绝缘层之上，该鳍状结构的晶闸管的宽度，能使在该鳍状结构的晶
闸管中形成一非空乏区域；及至少一栅极层，形成于该鳍状结构的晶闸管之上，
用来控制该晶闸管。上述的栅极层由多晶硅层及硅化金属层所形成的多晶硅化
金属栅极层。
本发明还提供一种SOI芯片的鳍状元件，该鳍状元件至少包含：一硅基
材；一绝缘层，覆盖于该硅基材之上；至少一鳍状结构的晶闸管形成于该绝缘
层之上；及至少一栅极层，用来控制该晶闸管，该栅极层形成于该鳍状结构的
晶闸管之上，具有部分覆盖该鳍状结构的晶闸管的宽度，能使该鳍状结构的晶
闸管中间形成一非空乏区域。上述的栅极层由多晶硅层及硅化金属层所形成的
多晶硅化金属栅极层。
本发明还提供一种形成绝缘硅芯片的鳍状元件的方法，该方法至少包含提
供一硅基材；形成一绝缘层，覆盖于该硅基材之上；形成至少一鳍状结构的晶
闸管于该绝缘层之上，该鳍状结构的晶闸管的宽度能使其结构中形成一非空乏
区域；及形成至少一栅极层于该鳍状结构的晶闸管之上，以用来控制该晶闸管。
上述的栅极层由多晶硅层及硅化金属层所形成的多晶硅化金属栅极层。
本发明还提供一种形成绝缘硅芯片的鳍状元件的方法，该方法至少包含：
提供一硅基材；形成一绝缘层，覆盖于该硅基材之上；形成至少一鳍状结构的
晶闸管于该绝缘层之上；及形成至少一栅极层于该鳍状结构的晶闸管之上，用
来控制该晶闸管，具有部分覆盖该鳍状结构的晶闸管的宽度，能使该鳍状结构
的晶闸管中间形成一非空乏区域。上述的栅极层由多晶硅层及硅化金属层所形
成的多晶硅化金属栅极层。
本发明还提供一种单一晶体管的静态随机存取内存，形成于一绝缘硅芯
片，该单一晶体管的静态随机存取内存至少包含：一鳍状元件，该鳍状元件还
包含：一硅基材；一绝缘层，覆盖于该硅基材之上；至少一鳍状结构的晶闸管
形成于该绝缘层之上；及至少一栅极层，用来控制该晶闸管，该栅极层形成于
该鳍状结构的晶闸管之上，具有部分覆盖该鳍状结构的晶闸管的宽度，能使该
鳍状结构的晶闸管中间形成一非空乏区域。上述的栅极层由多晶硅层及硅化金
属层所形成的多晶硅化金属栅极层。
本发明还提供一种单一晶体管的静态随机存取内存的制造方法，形成于一
绝缘硅芯片，该制造方法至少包含：提供一硅基材；形成一绝缘层，覆盖于该
硅基材之上；形成至少一鳍状结构的晶闸管于该绝缘层之上；及形成至少一栅
极层于该鳍状结构的晶闸管之上，用来控制该晶闸管，具有部分覆盖该鳍状结
构的晶闸管的宽度，能使该鳍状结构的晶闸管中间形成一非空乏区域。上述的
栅极层由多晶硅层及硅化金属层所形成的多晶硅化金属栅极层。
本发明在SOI生产中，利用鳍状元件进行半导体存储元件的制造，有效地
降低短信道效应尺寸，使栅极控制能力提高，即使信道尺寸小于0.05微米
(um)，还可有效地控制漏电流的情况。本发明还改善鳍状元件在SOI制造过程
中的漏极及源极之间的完全空乏的情况，使得利用本发明的晶闸管的操作速度
更为加快，因此使得利用本发明的SRAM有着更快的存取速度。且由于本发
明的结构较现有的1T-SRAM的制造方式更能简单且有效的控制，因此利用本
发明的组件的制造方式，较现有技术的生产方式更为简易，且利用本发明的组
件可有效整合内存及逻辑电路的使用，能够埋入大量的存储元件使得系统芯片
的制造需求得以满足。
附图简要说明
下面结合附图，通过对本发明的较佳实施例的详细描述，将使本发明的技
术方案及其他有益效果显而易见。
附图中，
图1为现有技术的1T-SRAM的结构图；
图2为现有技术的1T-SRAM的等效电路示意图；
图3为本发明的一较佳实施例1T-SRAM的结构示意图；及
图4为图3中的本发明的一较佳实施例1T-SRAM的工作电压示意图。
具体实施方式
下文，将详细描述本发明。
图3为本发明的一较佳实施例1T-SRAM的结构示意图，如图中所示本发
明的较佳实施例1T-SRAM具有右侧的鳍状元件的晶体管结构及左侧的鳍状元
件的晶闸管结构。其中鳍状元件的晶闸管结构由P+型半导体320，N型半导体
330，P型半导体340，第二字符线350，N+型半导体360及N+型半导体370
所构成。而鳍状元件的晶体管结构由N+型半导体370，第一字符线380，位线
390，N+型半导体400及N+型半导体410所构成。晶闸管阳极310连接于P+
型半导体320，且第二字符线350包覆于P型半导体340的外围，其另一端为
N+型半导体370也为右侧晶体管的源极。右侧晶体管的结构包含，源极为N+
型半导体370，漏极为N+型半导体400，且其连接SRAM的位线390，而N+
型半导体410则构成晶体管的栅极，其连接了SRAM的第一字符线380。图中
所示黑色部分包含阳极3 10，第二字符线350，第一字符线380及位线390，
由硅化金属(Silicide)所构成。而在第一字符线380及第二字符线350下方的
N+型半导体410及N+型半导体360则由多晶硅(Polysilicon)所构成，该多晶硅
层及硅化金属层共同形成了多晶硅化金属的栅极层。而在上述的组件的下方则
为一埋入氧化层，用来隔绝其下方的硅基材与上述的组件，可有效地抑制
CMOS因寄生双载子效应(Parasitic Bipolar Effect)所引发的闭锁现象
(Latch-up)，并增加MOS组件，尤其是内存，对错记问题的免疫力，且使得电
路操作的速度加快，并且因为容许的线宽较小，因此集成度得以提高。
本发明的较佳实施例中的1T-SRAM的第一字符线380，即晶体管的栅极，
还可缩小信道的宽度420至200埃(Angstrom)，仍能够有效地控制晶体管的正
常运作。而为使晶闸管的运作速度能够更为快速，本发明的一较佳实施例鳍状
元件的晶闸管将PNPN半导体的结构宽度430增加，至约为500～3000埃，其
主要的目的在于使得P型半导体340的内部形成一非空乏区域，当SRAM工
作时不会因为内部完全空乏的情况，而影响SRAM的储存及读取速度，使得
利用本发明的鳍状元件的晶闸管及SRAM有着较佳的处理速度，可满足埋入
大量存储器的系统芯片。如图3所示，利用本发明的SRAM的第二字符线350
的宽度440，其不完全覆盖晶闸管宽度430的方式，覆盖约50％的晶闸管宽度
430，以使P型半导体340的内部更易于形成一非空乏区，以提高组件的处理
速度。且本发明的鳍状元件还具有降低能量消耗，较佳的电流驱动能力及加快
电路速度的优点。
图4为使用图3中的本发明的一较佳实施例1T-SRAM的工作电压示意图。
本发明的1T-SRAM利用字符线与位线输入不同的电压位准，以进行SRAM的
数据读写的操作。当要进行写入“1”逻辑值时，将第一字符线与第二字符线
的电压位准(VWL1及VWL2)均保持在高电压，且将位线的电压位准(VBL)保持在
低电压，此时进行“1”逻辑值写入动作。而要进行输出“1”逻辑值时，则将
第一字符线及位线的电压位准(VWL1及VBL)均保持在高电压，第二字符线的电
压位准(VWL2)保持在低电压，此时由SRAM中测量VREF位置的电流输出值，
会被检测到较大的电流输出，此为逻辑“1”数据输出。当写入“0”逻辑值时，
第一字符线，第二字符线与位线的电压位准(VWL1及VWL2)均包持在高电压，
以进行“0”逻辑值写入动作。当进行输出“0”逻辑值时，则将第一字符线的
电压位准(VWL1)包持在高电压，而第二字符线与位线的电压位准(VWL2)包持在
低电压，此时由SRAM中测量VREF位置的电流输出值，会被检测到较小的电
流输出，此为逻辑“0”数据输出。
可以理解的是，对于本领域的普通技术人员来说，可以根据本发明的技术
方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应
属于本发明后附的权利要求的保护范围。