具增加击穿电压的半导体结构及制造该半导体结构的方法 【技术领域】
本发明是关于一种具有增加崩溃电压穿越一pn接合面之半导体结构，该pn接合面系该半导体结构所包含。
背景技术
在现代微电子电路之半导体结构的其中一个主要需求，系为该半导体结构理想上具有一所需之崩溃强度与对于一个别应用之一良好频率特性相配合，例如一高截止点频率。
尤其是在现代BiCMOS技术中，其为一双极性晶体管之集极侧向地经由一繁密掺质之次集极(埋藏层)连接，其系藉由一集极之磊晶成长所埋藏，通常互斥性的需求会发生于一双极性制成模块上。一方面一双极性晶体管之积体化，其系越快越好，需要低操作电压，另一方面，通常必须要双极性晶体管，其具有一高崩溃电压，但仅需要达成一较低之高频率表现即可。对一快速晶体管来说(HF)，一集极磊晶层必须越薄越好，以便一集极终端阻抗和于该集极中之该少数电荷载体能变得较低，而因此该RF表现就会较高。然而，对具有一高崩溃电压(HV)之晶体管来说，该集极磊晶必须要厚，以便该基极集极空间电荷区(base collector space charge zone)能广泛地延伸，且因此该所请求之崩溃电压能够达成，为了这个原因，该集极磊晶之掺质就很低，举例来说，小于1E 16cm-3。
正常来说，该磊晶层(集极磊晶)之厚度和掺质系以确保该HV晶体管之所需崩溃电压所决定，因为该HF晶体管之低掺质并未充分地允许高集极电流，而因此该HF表现也有同样地问题，因为一最大截止点频率ft(传输频率)以一线性方式相关于一最大集极电流Ic，其为所谓的柯克效应(Kirk effect)发生处，通常一所谓的SIC(有选择地植入集极)系植入于一习知的HF晶体管中。
在第8图中，一习知的一HF及一HV双极性晶体管之积体化示于图中，该HV和HF晶体管(埋藏层)之繁密地掺质之次集极(subcollectors)803和804系配置于一基板801上，配置于虚线左手边之该HF晶体管更包含一第一SIC 805及一第二SIC 807，该第一和该第二SIC皆埋藏于一集极磊晶809中。此外，一基极811系配置于该第一SIC 805上，举例来说，其系能藉由一基极终端层813之帮助连接至一线路层，一射极层815系配置于该基极811上，其系经由一射极接触连接。此外，一隔离层817及于射极窗之一绝缘间隙壁系配置于该基极终端层813上，这两层皆作为介于该射极和该基极终端之间的电子绝缘用。举例来说，氧化层819系更形成于该基极终端层之下，该次集极804能经由一另一终端820由上方接触，该个别晶体管之该埋藏层系藉由一深沟隔离823互相绝缘，然而，他们亦可藉由一pn绝缘互相绝缘。
与该HF晶体管相比，该HV晶体管，其系配置于该虚线之右手边，并未具有第一和第二SIC，因此，举例来说，该次集极803能经由一另一终端821提供并具有一电压，如果于第8图中所说明之该HF和HV晶体管，举例来说，系为npn晶体管，该次集极803，举例来说，系为繁密地n掺质，同时该集极磊晶层809系为较少n掺质，因此，该第二SIC 807及该第一SIC 805皆为n掺质，其中该第一和该第二SIC之一掺质浓度系高于该集极磊晶层及低于该次集极。
一SIC之植入导致一体积掺杂(约为1E 17cm-3)，与该集极磊晶(上掺杂)之掺质比较系为增加，然而，当达到一崩溃电压，该HF晶体管之基极集极空间电荷区并未延伸该埋藏次集极803，其系因为藉由该SIC增加之高的上厚度(epithickness)及该掺质，因此，该集极电流必须分别地流通介于该空间电荷区末端及该次集极之开端之间之高阻抗区域，这个区域通常系由一第二SIC植入807掺杂，如同第8图所示，其系能接着被最佳化作为逆向的特性资料。有一个缺点系为该晶体管之该HF表现系因此被影响，因为一方面该掺质，且因此该SIC之导电度明显地比次集极还低，另一方面，该SIC植入几乎无法藉由一磊晶达成如一掺质曲线一般地高，以便一集极阻抗会比具有一最小可能上厚度还高。总的来说，该HF晶体管并未达成该最佳可能表现，其于这一代的科技是有可能达成的，举例来说，因为已提到的集极阻抗和该较高的少数电荷载体储存会降低该HF晶体管之该截止点频率。
第8图显示本方法的另一项缺点，由HV晶体管激活的HF晶体管的HF特性，其集极磊晶最理想是设计用来增加崩溃电压，而该HF特性可分别藉由引入一个或多个SIC而得到改善。当形成集极磊晶809时，与对崩溃电压的要求相比，该HV晶体管的HF特性显得较不重要，集极磊晶必须要厚，因此，形成在此磊晶层中的HF晶体管的特性必须藉由引入一个或多个SIC 805和807而得到改善。因为必须利用例如植入掺杂的方法形成该第一和第二SIC，所以这会造成制程成本的增加。
第8图显示本方法的另一项缺点，会因为SIC 805和807而造成HF晶体管的功率损耗增加，而且还包括先前已提过地集极电阻的增加。如果一个微电子芯片包含多个HF晶体管，如第8图所示，这会造成功率损耗的大幅增加，而且发热累积量也有可能增加，因此操作此种电路的成本就会提高。
根据第8图所示的先前技术，该晶体管还有另一项缺点，由于要达到预定的崩溃电压，该集极磊晶809在垂直方向上厚度尺寸，就必须增加，因为该集极磊晶809的厚度必须够大才能达到高的崩溃电压强度。该磊晶厚度与该HV晶体管的崩溃电压有关，这导致另一项缺点，为了达到较高的崩溃电压而选择较厚的集极磊晶层809，该HF晶体管的HF特性无可避免地下降，因为该SIC 805和807无可避免地必须变大，或者，必须插入第三SIC，因此，先前提到的集极电阻就更大了。
根据K.O.Kenneth和B.W.Scharf的文献：“Effects of BuriedLayer Geometry on Characteristics of Double Polysilicon BipolarTransistor”，当中描述了具有较高崩溃电压的双极性晶体管，其中次集极具有分割的部分。
【发明内容】
本案的目的在于提供一个有效率的方法，以增加半导体结构的崩溃电压。
本案目的的实现可以根据权利要求1的半导体结构，或是权利要求8的方法。如此一来，HV晶体管的崩溃电压可以较不受磊晶层厚度的影响，因此HV和HF晶体管可以个别独自最佳化。
根据本案的一项观点，一个半导体结构包含具有一第一掺杂型态的一埋藏第一半导体层，在该埋藏第一半导体层之上的具有一第一掺杂型态的一第二半导体层，其掺杂浓度较该埋藏第一半导体层为低，在该第二半导体层之上具有一第二掺杂浓度的半导体区域，如此一来，便在该半导体区域和该第二半导体层之间形成一pn接合面，以及在该半导体区域下，该埋藏第一半导体层中的凹陷，其包含具有该第一掺杂浓度的半导体材料，其所在的位置位于比第一埋入半导体层更深的基板中，如此一来，横跨pn接合面的崩溃电压会比未提供凹陷时来得大。
根据本案的另一项观点，本案提出一个新的半导体结构，藉由在该第一埋入半导体层中间形成一凹陷，在该凹陷中形成一半导体区域，在凹陷中引入具有该第一掺杂型态的半导体材料，其中在该引入步骤之后，该半导体材料会比该第一埋入半导体层更陷入于基板中，接着在该第一埋入半导体层上生成该第二半导体层，其掺杂浓度系小于该第一埋入半导体层，然后再在该第二半导体层上生成该半导体区域。
本发明是基于，当弱掺杂半导体层(磊晶层)的厚度设计符合最佳化HF的特性，而且为了具有已增加崩溃电压的半导体结构，提供一位于高浓度埋入层中的凹陷时，可以在一集成电路上同时形成一个具有最佳化HF特性的半导体结构，以及一个具有已增加崩溃电压的半导体结构，该弱掺杂半导体层(磊晶层)藉由一埋入的高浓度掺杂层而连接。例如，在这个凹陷中，可以形成一第二高浓度掺杂层，其在基板中的位置比第一高浓度掺杂层还深。因此，因为该凹陷的原故，在埋入的高浓度掺杂层以及另一种掺杂态的半导体区域之间形成一长距离，其中该半导体区域系横跨该弱掺杂磊晶层，所以，崩溃电压才可以获得提升。该高掺杂浓度埋入层的凹陷显示一个区域，其中该埋入的高掺杂浓度层被一较低掺杂浓度的半导体区域取代，在其之下，复存在一第二高浓度掺杂层。这个区域只能够藉由凹陷而形成于该埋入层的上侧，其中已存在有一半导体材料，其掺杂浓度与该磊晶层相符。
然而，较佳系所提供的凹陷系完全穿透该埋藏层，其中至少系于该凹陷底部区域中，进行低于该埋藏层之一的该掺杂密度的高能量植入。较佳为，该高能量埋藏亦可被高度掺杂。然而，高能量埋藏系指非常长的处理时间以及很多的处理问题，因此实际上其掺杂仅可以少于习知的埋藏层。
本发明适合用于所有半导体组件的应用，其系实施增加崩溃电压的pn接合，例如个别二极管或是双极性晶体管。
当一HF晶体管与一HV晶体管同时被整合于基板上时，本发明更具有特别佳的应用性。而后在该HF晶体管而非该HV晶体管上，形成该集极外厚度的位向。因而达到该HV晶体管的最佳HF表现，其同时具有该HV晶体管的充足且可被自由调整的崩溃电压。同时，可藉由简单的布局尺寸(layout measurement)，以不同宽度的凹陷，为不同的HV晶体管设定不同的崩溃电压。
本发明的另一优点系为两晶体管可被同时整合，其一可关于HF表现而被优化，另一可分别关于该崩溃电压而被优化。在习知的方法中，该HF晶体管所受的HF表现或是该HV晶体管的崩溃电压系太低。
本发明的另一优点系为由于例如该第二半导体层可为一集极磊晶层，其厚度的选择并非基于该HV晶体管的该崩溃电压，而是基于该HF晶体管的HF表现，所以该半导体结构的大小系小于第8图中所述习知记忆结构的尺寸，因此该第二半导体层的厚度较小，可因而减少生产成本。
本发明半导体结构的另一优点，系为其可使得HF晶体管具有最佳化的HF性质，以及具有整合于一电路上具足够崩溃电压强度的HV晶体管。
本发明的另一优点，系为由于如同较薄层(集极磊晶层)仅需少的生产步骤即可达到该HF晶体管的最佳HF表现，如同该HV晶体管的足够崩溃电压，所以可降低本发明半导体结构的生产成本。例如，由于该HF晶体管的集极磊晶层厚度较小，其SIC的施行较平坦，所以整合于BiCMOS制程可被大幅简化，且其度于高度掺杂的埋藏层可具有良好的接触。所以，用于遮蔽此SIC埋藏且穿过该CMOS区域的覆盖层，可被保持较薄，其一方面减少沈积的成本，另一方面大幅减轻这些层的无残留移除。
本发明的另一优点，系为例如可在基板上藉由该埋藏的第一半导体层之凹陷宽度的简单变化，可形成具不同电压的数个双极性晶体管。所以，仅藉由布局的修饰以及生产步骤的变化，即可获得不同的崩溃电压，因此不需要其它额外的处理步骤，藉此该生产制程具弹性且该单位成本低。
由于该HF晶体管的较高可能的HF表现之利益，本发明于BiCMOS技术中具有特别优点，其中BiCOM产品亦具有较佳的HF表现且具有改良的竞争力。此可特别用于行动无线，WLAN等。例如，对于不同的崩溃电压，整合两HV晶体管，则本发明可节省一蚀刻阶段。
【附图说明】
第1图系一示意图，其根据本发明之第一实施例，说明一半导体结构。
第2图系一示意图，其根据本发明之另一实施例，说明一半导体结构。
第3图系一示意图，其根据本发明之另一实施例，说明一半导体结构。
第4图系一示意图，其根据本发明之另一实施例，说明一半导体结构。
第5图系说明习知晶体管整合中，(a)HF晶体管与(b)HV晶体管的掺质浓度。
第6图系根据本发明，说明(a)HF晶体管与(b)HV晶体管的掺质浓度。
第7图系一示意图，其根据本发明之另一实施例，说明一半导体结构。
第8图系说明习知的晶体管整合。
【具体实施方式】
第1图系一示意图，其根据本发明之第一实施例，说明一半导体结构。该半导体结构系包含第一掺杂形式的高度掺杂之埋藏第一半导体层101，其中形成一凹陷103。在该埋藏第一半导体层101的一第一表面109上，如同在另一半导体区域105”的另一半导体区域的顶部表面107上，形成一第二半导体层111，其系该第一掺杂形式的弱掺杂层，例如其可系一表层(epi layer)。该第二弱掺杂半导体层系延伸至该凹陷103的部分凹陷105’中。再者该第一掺杂形式的另一半导体区域105”系被沉积于该凹陷103中，其掺杂密度较佳系介于该第二半导体层111与该埋藏第一半导体层101之间，且其较佳系位于较该埋藏第一半导体层101更深之位置。另一半导体区域105”更包含另一半导体区域的顶部表面107。
具有半导体区域之底面115的一半导体区域113系被沉积于该第二半导体层111上。所以，该半导体区域113系一第二掺杂形式，因而一pn接合系被形成于该半导体区域113与该第二半导体层111之间。再者，穿过该凹陷113沉积该半导体区域113，其中自该半导体区域113的半导体区域之底面115之该埋藏第一半导体层的顶部表面109之垂直距离，系小于自该半导体区域之底面115之另一半导体区域105”之另一半导体区域的顶部表面107的垂直距离。
而后，第1图中所说明的该半导体结构之操作模式即成为一参考。此处系假设该第一掺杂形式系为n掺杂，且该第二掺形式系为p掺杂。然而，后续的说明亦可使用于该第一掺杂形式为p掺杂以及该第二掺杂形式为n掺杂的半导体结构。
第1图所示之半导体结构乃具有一最佳化的崩溃电压。因为半导体层111的厚度很低，因此一个具有最佳化HF性质的第二半导体结构乃会自动地产生。该崩溃电压主要是藉由另一半导体区域105”之顶部表面107到半导体区域113之底面115的距离、埋藏第一半导体层的顶部表面109至半导体区域之底面115间的距离、凹陷103的宽度、以及各个半导体区域与半导体层的掺杂浓度而决定。举例来说，假使第1图所示的半导体结构是一个双极性晶体管，那么基于上述假设，该第一半导体区域113辨识一个p掺杂基极，该第二半导体层111系与该埋藏第一半导体层101一样组成了此双极性晶体管的n掺杂集极。因此，第二半导体层111的掺杂乃比埋藏第一半导体层101的掺杂来得低。
为了获得足够的崩溃电压，第1图所示之半导体结构乃包含本发明的凹陷103。因此，如前述内容，在凹陷103内所形成的另一半导体区域105”之顶部表面107与半导体区域113(基极)的底面115间的距离乃大于与埋藏第一半导体层101(次集极)的顶部表面109间的距离。因此，举例来说，崩溃电压将可因基极空间电荷区域(basespace charge zone)可广泛地扩张而增加。于是被配置在凹陷103内的另一半导体区域105”也会被掺杂。举例来说，半导体区域105”的掺杂浓度可以比埋藏第一半导体层101的掺杂浓度来得低。另外，因为在此个案之中，举例而言，崩溃电压乃可以利用一个恰巧比另一半导体区域105”的顶部表面107至基极103之距离略大之形式来实现，因此另一半导体区域105”的掺杂浓度乃可能与该埋藏第一半导体层101的掺杂浓度相同。不受第二半导体区域的掺杂浓度的影响，崩溃电压乃可因凹陷103的宽度变化而有所不同，因此该另一半导体区域105”乃被设置于凹陷103之中，其原因乃在于崩溃电压会随着凹陷103的宽度增加而增加，反之亦然，即崩溃电压亦会随着凹陷103的宽度缩减而减小。
在第1图所示的实施例当中，凹陷103乃是透过形成而产生，因此其与埋藏第一半导体层101是分开的。然而，应被注意到的是凹陷103并不需要与该埋藏第一半导体层101相分离。另外，也有可能是因为凹陷103的深度很浅，以致于该埋藏第一半导体层101是连续性的，而该另一半导体区域105”便不会在该埋藏第一半导体层101的某一区域或是整个区域内生成，因此，举例来说，该凹陷103便可伴随着另一半导体区域105”的低掺杂浓度并在该另一半导体区域105”的顶部表面107与该基极113之间存有较大距离的情况下生成，就像是在具有埋藏第一半导体层101的顶部表面109的个案中，一个预期的崩溃电压便得以被取得。具有第1图所示之结构的HV晶体管之典型电压值是大于4伏特(volt，V)。
应被注意到的，举例来说，当另一半导体区域105”的顶部表面107与该半导体区域113的底面115间的距离和该埋藏第一半导体层101的顶部表面109与该半导体区域113的底面115之间的距离相同时，那么崩溃电压的设定便可被取得。在此情形下，另一半导体区域105”的较低掺杂强度或是浓度便会促使崩溃电压明显的增加。
以本发明为基础，所想要的崩溃特性以及所导致的本发明半导体结构之HF表现将可透过下列举例而取得，例如其系可应凹陷103的宽度变化、埋藏第一半导体层101以及另一半导体区域105”的掺杂浓度、以及该埋藏第一半导体层101的顶部表面109至半导体区域113的底面115之距离与该另一半导体区域105”之顶部表面107至半导体区域113的底面115之距离的比值所变化。
第2图呈现出了本发明半导体结构的另一实施例。在第2图之垂直线左侧所示的晶体管系为一个HV晶体管I，而是设置于垂直线右侧的晶体管则是HV晶体管II。HV晶体管I与HV晶体管II乃共组成本发明之半导体结构。
第2图所示之半导体结构乃具有一个基板201，举例来说，其可为一个轻微掺杂的半导体基板，例如一个p基板。埋藏第一半导体层203与204乃分别被设置于基板2101上。埋藏第一半导体层204乃包含一第一凹陷205，而埋藏第一半导体层203则具有一第二凹陷207。凹陷2105与凹陷207乃相互分离而设。一另一半导体区域209乃设置在埋藏第一半导体层204的该第一凹陷205之中。而另一半导体区域211则设置在第二凹陷207之中。因此，另一半导体区域209乃具有一顶部表面229而该另一半导体区域211则有一顶部表面231。一第二半导体层213乃形成在埋藏第一半导体层203与204之上，其同样也形成在另一半导体区域209与另一半导体区域211之上。因此，该第二半导体层乃藉一深沟隔离214而被分离，其同时也分开了HF与HV晶体管的埋藏层。
举例来说，另一半导体区域209、另一半导体区域211、埋藏第一半导体层203与204、以及第二半导体层213都是n掺杂，其中所使用的掺杂浓度乃可彼此不同。举例来说，该第二半导体层是一个npn双极性晶体管的集极，而埋藏第一半导体层203与204则分别是各双极性晶体管的一个次集极(埋藏层)。在第2图所示的实施例中，另一半到体区域209乃与另一半导体211一样在与基板201无间隔的情况下延伸入了基板201。另外，埋藏第一半导体层203与204乃分别包含一第一终端215与一第二终端217，其中该两终端系穿过第二半导体层213而通向顶端并分别与埋藏第一半导体层203与204接触。n则以跨越过凹陷205的形式设置，其亦可以跨越过了在第二半导体层213的凹陷207的形式或是以在其内的形式而设。在左侧与右侧的个别n上乃可更包含另一隔离层(或是基体层)221与222(例如浅的沟隔离)，其中另一隔离层221与222乃可部分地朝第二半导体层213的底面做延伸。
第三半导体区域223(射极，系如n掺杂多晶硅)分别被设置于各个n上，其可透过一射极接点而接触。举例来说，该第三半导体区域可以是一个n掺杂多晶硅层。另外，为了把各n予以连接，在另一基体层221与222之上更设有一基极终端层225。另外，在各个基极终端层225上则设有一隔离层227。此隔离层227乃将各个基极与射极多晶硅相互隔离。因此，各个射极223乃分别被导向至顶端，以致于其会延伸过各个隔离层227并会延伸过各个基极终端层225而至各n。因此，两个双极性晶体管(HV晶体管I与HV晶体管II)乃分别被设置在第2图所绘制的虚线左侧与右侧。
在各个射极窗中乃设有一垫片233，其在此实施例中系为L形，但其实可为任意形状，系用作隔离之用。
另外，为了能清晰表现本案之特征，应该位在结构上的钝化层(passivation layer)并未在此实施例中绘出。
在后续内容中，相关说明都将参考第2图所示之本发明半导体结构的操作模式与特性。
在第2图中，两个HV晶体管乃被整合至基板201上基极219，其中该HV晶体管I与该HV晶体管II系藉不同崩溃电压而区分，又崩溃电压之所以不同的原因乃在于在埋藏第一半导体层203(次集极)内的凹陷205与207之宽度并不相同。
藉由各自的凹陷205与207的不同窗口宽度，以及藉由各自的顶部表面229与231到各自的基极219之不同的距离，各自的HV晶体管I以及HV晶体管II可透过不同的击穿电压(breakdown voltage)而被区分。由此，较好的方式为埋藏第一半导体层(次集极)系为重度的n掺杂，并且第二半导体层213(集极)其掺杂程度则为比次集极203为少(举例来说)。另一半导体区域209与另一半导体区域211，举例来说，其具有相同掺杂浓度且为n掺杂，其中，另一半导体区域209与211的掺杂浓度可比埋藏第一半导体层203的其中一个为低并且比第二半导体层213的其中一个为高。因此，根据本案，具有不同击穿电压与不同HF效能的各自不同的晶体管可被集成在基板201上，其中，可藉由凹陷205与207各自的窗口宽度变化(举例而言)而得到晶体管的性质。
如已经提及的，另一半导体区域209以及另一半导体区域211系延伸进入基板201中，在此种方式下，除了窗口宽度的变化外，各自的晶体管性质还可被设定，例如藉由各自的另一半导体区域209与211各自的深度变化。各自的另一半导体区域209与211可藉由基板201中的高能量离子埋藏而实行。
在第3图中，系显示HF晶体管的集成以及例如从第2图中已经知道的HV晶体管(像是HV晶体管II)，其中，晶体管系分别在第3图中所显示的垂直线的左边与右边。
在以下的较佳实施例说明中，参考第2图已经说明的组件，系以相同的参考数字而被提供，且不再重复说明这些组件，此外，在图标中，相同的组件系以相同的参考数字来表示。
HF晶体管系包含一连接基极219与埋藏第一晶体管层300的SIC301，因而，第二半导体层213，例如其可以是一种磊晶层，而第二半导体层213的厚度为适合于设置在虚线左边的HF晶体管，以致于HF晶体管举例来说具有理想的HF性质。为了在HF晶体管上得到较高的击穿电压，另一半导体区域211(第二次集极)系被设置在凹陷207之中，如已于第2图中所阐明的较佳实施例所讨论之内容。因此，第二半导体层213的一部份系以横过第一半导体层300的另一半导体区域211而设置，如此，第二半导体层213的一部份则被设置在中间。因而，第二凹陷会具有一预先决定的宽度以及到半导体结构219的预先决定的距离，根据本案，使得HV晶体管可与习用的HF晶体管一起被集成在一基板上。
比较好的方式为，第二半导体(集极磊晶)的厚度最理想是适合关于HF晶体管HF效能的需求。在HV晶体管的击及区域，举例而言，在生产过程期间并没有次集极被埋藏，而是在长成第二半导体层(集极磊晶)之前或是之后，一个较深的第二次集极(另一半导体区域211)系透过在凹陷207中的高能量埋藏(举例而言)而被在本地埋藏，其系适合HV晶体管的需求。因此，在集极磊晶之前，此埋藏需要另外的微影等级，并且可以砷来执行(举例而言)。由于微影等级延伸的过程控制，HF晶体管与HV晶体管两者，可根据本案，以一种简单的方式而非常理想的适合各别的需求。
第4图系显示根据本案的半导体结构之另一个较佳实施例。
在与第3图中所阐明的较佳实施例不同之处中，第4图中所显示的半导体结构具有设置在埋藏第一半导体层300下方的底层半导体区域401，且其系延伸至基板201之中，该底层半导体区域401另外也是设置HF晶体管的基极219下方，HF晶体管系设置在垂直绘制线左方。第三半导体区域401，举例来说，其具有一掺杂浓度，系类似于另一半导体区域211的掺杂浓度，其中底层半导体区域401与另一半导体区域211两者系以相同的掺杂类型被掺杂，而举例来说其掺杂类型其可以是一种n掺杂。
第4图中所显示的较佳实施例系针对具有两个次集极的HF与HV双极晶体管之集成来说明其具有创造性的内容。第二半导体层213(集极磊晶层)的厚度系为适合于HF晶体管，如已于第3图中所阐明的较佳实施例所讨论之内容。与第3图中所显示构成半导体结构基础的生产方法相比之下，在第4图中所显示的具有创造性的半导体结构生产中，并不需要分开的微影层，藉以进一步降低生产的成本。在用以产生半导体区域211的磊晶后的高能量埋藏，其可藉由BiCMOS技术中所需要的‘双极开口’微影的埋藏(例如磷光剂)来执行。因而，较深的次集极211也被埋藏置HF晶体管中，并且不需要分开的微影等级。当较深的次集极之埋藏深度明显大时，因为进入接近磊晶层区域的表面之埋藏扩散是很少的，因此HF晶体管不会受此埋藏影响。因而，此等具有创造性的内容特别可应用在高频晶体管(大约在1.5-2.5伏特之间)与HV晶体管(大约在3-6伏特之间)之不同的击穿电压，因为其主要系可在近代的双极与BiCMOS技术见到。因为在没有凹陷207的HF晶体管中，较深的次集极211常常是以比埋藏层203掺杂少的方式而被掺杂，较深的次集极之掺杂常常以相同的方式而被覆盖在埋藏层203的区域中。因此，在HF晶体管中，仅有较深的次集极之底层区域401延伸至基板中。
该HV晶体管之该集极电阻系可能会轻微地增加，因为高能量植入之次集极(大约100ohm/sq)可以由于可能较少之掺杂而高于习知次集极的其中之一(大约30ohm/sq)，然而，由于该第二半导体层较低之厚度(磊晶厚度)，因此可以藉由减少与该集极接触之该集极之电阻而获得补偿。在那之上，在该SIC 301以及该埋藏第一半导体层203(埋藏次集极)间之HF晶体管中之接合区域系小于具习知结构的例子，该HF晶体管系具有一连续埋藏层，并代表性地具有30ohm/sq。
在第5图中，该HF晶体管以及该HV晶体管之掺质浓度系根据习知之集成概念而加以举例说明。在横坐标上，一半导体结构之更层之切面系加以取利说明，在第5图A中，依序为E：射极，B：基极，平坦SIC，退化之较深SIC，以及埋藏层，在第5图B中，依序为E：射极，B：基极，磊晶层以及埋藏层。在个别之纵坐标上，系为个别之掺杂浓度。在第5图以及第5图B中所举例说明之植入曲线系说明一集成组合之习知变化，正如，举例而言，第8图所举之例子。在HF晶体管中之退化SIC在此系用以桥接位于该基极射极空间价区域之末端间之上区域(epi area)，并系为最少阻抗可能植入之集极终端(least-impedance possible implanted collector terminal)。
第6图系举例说明根据本发明概念之具有HV晶体管之高能量埋藏层之HF晶体管(a)以及HV晶体管(b)之掺质浓度。在第6图A之横坐标上，系显示本案半导体结构各层之垂直切面，依序为E：射极，B：基极，平坦SIC，以及埋藏层，正如，举例而言，在第3图(HF晶体管)中所示。在第6图B之横坐标所示者系为根据本发明之HV晶体管更层之垂直切面，依序为E：射极，B：基极，上层(epi layer)，高能量埋藏层，正如，举例而言，第4图所示(HV晶体管)。在个别之纵坐标上，举例而言，系举例说明个别掺杂之掺杂浓度。
产生一半导体结构系包括提供该埋藏第一半导体层，其系具有形成于其中之凹陷，在该埋藏第一半导体层上产生该第二半导体层；并在该第二半导体层上产生该半导体区域。在提供之步骤中，更可以进一步执行下列之步骤：在该半导体基板上沉积一植入屏蔽，其中该植入屏蔽系让该凹陷进行曝光；藉由使用该植入屏蔽而对该埋藏第一半导体层植入。在那之上，在该产生该第二半导体层之步骤之后，系可以沉积另一植入屏蔽，而该另一植入屏蔽系让该凹陷进行曝光，并藉由该另一植入屏蔽而在该凹陷中沉积另一半导体区域。然而，使该凹陷进行曝光之另一植入屏蔽系可以加以沉积，并且，藉由使用该另一植入屏蔽，一另一半导体区域系可产生于该凹陷之中。
第7图系显示根据本发明之一HV晶体管的更进一步实施例，其系在此举例说明HV概念。
与在第2图所举例说明之HV晶体管II相较，在第7图中所举例说明之HV晶体管系包括一基极终端701，其系接触该基极终端多晶硅225，并且其系透过该隔离层227而被引导向该顶部；一射极终端703，其系接触该射极层223，并系横跨该另一半导体区域211(局部高能量次集极)以及沉积于该第二终端217之上之集极终端705而沉积。
该个别次集极可以藉由植入而加以产生，而该植入系以较该埋藏层之植入为高之能量而加以进行，藉此，该次集极之表面系比该埋藏层位于较深之处。
藉由上述之方法，个别HV晶体管之崩溃电压系可以藉由在次集极(埋藏第一半导体层103)中之窗之宽度而加以设定，另外，可以设定植入能量的改变，藉此，在个别HV晶体管中之不同崩溃电压可以加以设定，仅藉由不增加生产成本之设计尺寸。而这表示是有关此该方法产生之半导体结构之可能应用之弹性(不同电压或ESD结构之良好理想化)的很大的优点。该个别HV晶体管之个别崩溃电压系取决于该次集极窗之边缘至集极之距离。
符号表
101 埋藏第一半导体层
103 凹陷
105’ 部分凹陷
105” 另一半导体区域
107 另一半导体区域的顶部表面
109 埋藏第一半导体层的顶部表面
111 第二半导体层
113 半导体区域
115 半导体区域之底面
201 基板
203 埋藏第一半导体层
204 埋藏第一半导体层
205 第一凹陷
207 第二凹陷
209 另一半导体区域
211 另一半导体区域
213 第二半导体层
214 深沟隔离
215 第一终端
217 第二终端
219 基极
221 一基体层
222 另一基体层
223 射极层
225 基极终端层
227 隔离层
229 第二半导体区域的顶部表面
231 另一第二半导体区域的顶部表面
301 选择地植入集极
401 底层半导体区域
701 基板
801 基板
803 次集极
805 第一SIC
807 第二SIC
809 集极磊晶
811 基极
813 基极终端层
815 射极
817 钝化层
819 氧化层
820 终端
821 另一终端
823 深沟隔离
824 次集极