不同层次的曝光方法 【技术领域】
本发明涉及一种集成电路制程的曝光方法，特别是涉及一种能精确定位光罩，以减少曝光后线路图像误差的不同层次的曝光方法。
【背景技术】
微影制程(photolithography)是半导体制程中最重要的步骤之一，凡是与MOS结构相关的，例如各层薄膜的图像(pattern)、掺杂区域(dopants)等等，均是由此制程决定。而，微影制程的技术层次，一般不但由所需使用光罩(mask)数量所决定，且由于光罩使用数量愈多，即代表需定位光罩的次数愈多，而愈可能造成定位校正误差，进而影响组件的积集度(integration)，因此，如何减少定位光罩的定位误差，以提升图像的对准度，是业界提升微影制程良率的努力方向之一。
以ASML的微影曝光机为例，如图1所示，目前使用于微影制程的光罩1包含多数个相同的线路图像11，及多数分设于四周角落的米字形粗定位记号12，田字形对准记号14(一般所使用地光罩与图标相同，具有六个彼此间隔的线路图像，本例也以六个图像为例说明)，该等线路图像11间一般镀覆一层厚度约数百的铬膜形成非透光区13，避免曝光时线路图像间的相互干扰。
如图2所示，目前半导体业界所采用的微影制程2，是先进行步骤21将上述具有多数相同线路图像11的光罩1安置于一微影机台中，并配合机台与光罩1预设的定位方式，将光罩1的米字形定位记号12与机台的相对定位记号(图未示出)彼此相配合，以相对定位该光罩1与该微影机台。
接着以步骤22将多数芯片分别安置入该微影机台中，并分别依序相对定位其中的一芯片与该微影机台。
接着进行步骤23，将光罩1上的线路图像11，曝光至该芯片上预覆的光阻层上，形成潜在图像(latent)；再以步骤24，将该些曝光后已具有潜在图像的芯片退出微影机台；接着进行步骤25进行业界现有的显影、清洗、硬烤、去光阻、或掺杂(其它预定金属)...等过程，形成相对应于该线路图像11的一集成电路层；然后，视需要依序重复进行步骤21至25，最后，即可以步骤26于该些芯片上分别形成多数集成电路层，完成具有多数集成电路层的芯片的制备。
熟悉微影制程人士皆知，由于每一芯片传送至微影机台内，再相对微影机台定位时，其可能产生的定位误差是由机械移动以及相对于光罩定位所产生，因此，光罩1相对机台定位实为微影制程曝光时误差来源最主要的一因素。
由于量产成本所需，光罩1上的多数线路图像11均为形成同一集成电路层所设计，而可同时使用该些图像11于同一芯片多处同时曝光形成潜在图像，以大幅减少曝光耗费时间，节省生产成本；因此，曝光形成芯片上一预定集成电路层，即必须使用至少一光罩(若考量集成电路的复杂度，也有使用多数光罩多次曝光形成一层集成电路)，而使用一片光罩，则必须相对定位光罩与微影机台一次；以目前组件的积集度而言，一般芯片必须形成至少六层以上的集成电路层，也就是说，必须相对定位光罩与微影机台至少六次以上，而累计形成不可控的对准误差，直接影响芯片积集度与良率。
再者，由于光罩的制造成本极为高昂，因此，目前芯片代工厂均只进行大批量量产生产，借由大量生产具有相同组件的芯片分摊光罩成本，以取得商业利润。而对一般资金并不雄厚的设计公司(design house)而言，由于其制造组件的目的一般为实验其设计的集成电路的优劣与否，以及量产上市的可行性评估，所以其所需制造芯片均以小批量、多样性为主，因此，现行必须使用多数光罩的大批量生产方式并无法适用；同时，在微影制程中定位光罩与微影机台的累计定位误差，也会影响其实验生产的精确度，而更加难以评估其所实验的集成电路的优劣。
因此，如何改进制程，使其适用于生产小批量多样性芯片，而能符合更多业者的需求，是半导体制程研究改进的另一方向。
【发明内容】
本发明的目的是在于提供一种多层次的曝光方法，以减少微影制程中光罩与微影机台的定位误差。
本发明的另一目的是在于提供一种可以减少使用光罩数目、降低光罩成本，而适用于生产小批量多样性芯片的不同层次的曝光方法。
为了达到上述目的，本发明提供一种不同层次的曝光方法，以一微影机台对一芯片进行多层次曝光，该芯片具有多数集成电路层，其特征在于：
该方法包括下列步骤：
(A)将一具有多数相异线路图像的光罩定位于该微影机台上；
(B)将该芯片定位于该微影机台上；
(C)将该光罩其中的一线路图像对应成形出该芯片其中的一集成电路层；
(D)将该芯片重新定位于该微影机台上，进而将该光罩其中另一线路图像对应成形出该芯片其中的另一集成电路层。
所述的不同层次的曝光方法，其特征在于：该方法还包含一重复该步骤(D)的步骤(E)。
所述的不同层次的曝光方法，其特征在于：该步骤(C)还具有下列次步骤：
(C1)将该光罩其中的一线路图像转移至该芯片的一预覆光阻层上；
(C2)将该芯片退出该微影机台；
(C3)对应成形出该线路图像。
所述的不同层次的曝光方法，其特征在于：该步骤(C3)可选择地进行显影、烘烤、去光阻，及/或掺杂过程。
所述的不同层次的曝光方法，其特征在于：该步骤(D)还具有下列次步骤：
(D1)将该光罩其中另一线路图像转移于该芯片的另一预覆光阻层上；
(D2)将该芯片退出该微影机台；
(D3)对应成形出该另一线路图像。
所述的不同层次的曝光方法，其特征在于：该步骤(D3)可选择地进行显影、烘烤、去光阻，及/或掺杂过程。
所述的不同层次的曝光方法，其特征在于：该光罩是二元光罩，及/或相转移光罩。
本发明还提供一种不同层次的曝光方法，以一微影机台对一芯片进行多层次曝光，该芯片具有多数集成电路层，其特征在于：
该方法包括下列步骤：
(a)将一具有多数线路图像的光罩定位于该微影机台上；
(b)将该芯片定位于该微影机台上；
(c)将该光罩其中的一线路图像对应成形出该芯片其中的一层部分的集成电路；
(d)将该芯片重新定位于该微影机台上，进而将该光罩其中另一线路图像对应成形出该芯片的该集成电路层的另一部份。
所述的不同层次的曝光方法，其特征在于：该方法还包含一重复该步骤(d)的步骤(e)，成形出该芯片的该集成电路层。
所述的不同层次的曝光方法，其特征在于：该步骤(c)还具有下列次步骤：
(c1)将该光罩其中的一线路图像转移至该芯片的一预覆光阻层上；
(c2)将该芯片退出该微影机台；
(c3)对应成形出该线路图像。
所述的不同层次的曝光方法，其特征在于：该步骤(c3)可选择地进行显影、烘烤、去光阻，及/或掺杂手续。
所述的不同层次的曝光方法，其特征在于：该步骤(d)还具有下列次步骤：
(d1)将该光罩其中另一线路图像转移于该芯片的另一预覆光阻层上；
(d2)将该芯片退出该微影机台；
(d3)对应成形出该另一线路图像。
所述的不同层次的曝光方法，其特征在于：该步骤(d3)可选择地进行显影、烘烤、去光阻，及/或掺杂手续。
所述的不同层次的曝光方法，其特征在于：该光罩是二元光罩，及/或相转移光罩。
综上所述，本发明不同层次的曝光方法3，将多数层集成电路层的线路图像，形成于单一光罩4中，而只以一次相对定位光罩与微影机台或是对应相同光罩对准记号，即可重复转移多数层线路图像，而相对应成形出多数层集成电路层，不但可将定位光罩与微影机台的误差降至最低，同时也可缩减使用光罩的数量，而可大幅降低生产成本，特别适用于小批量芯片的生产制程，而确实达到本发明的目的。
【附图说明】
下面结合附图及实施例对本发明进行详细说明：
图1是一示意图，说明一具有多数相同线路图像的光罩；
图2是一流程图，说明现有的微影制程；
图3是一示意图，说明使用于本发明不同层次的曝光方法的具有多数不同线路图像的光罩；
图4是一流程图，说明本发明不同层次的曝光方法。
【具体实施方式】
本发明不同层次的曝光方法3，适用制造小批量多数芯片，并以一微影机台对芯片进行多层次曝光，该每一芯片分别具有复数集成电路层，本例将以形成六层集成电路层为例说明。
如图3所示，本发明所使用的光罩4可为二元光罩，或相转移光罩，包含六不同的线路图像41、42、43、44、45、46，及多数分设于四周角落的十字形或是米字形定位记号47(图标中以米字形为例说明)，该每一线路图像41、42、43、44、45、46是针对每一层集成电路而设计，且该等线路图像41、42、43、44、45、46间也镀覆一层厚度约数百的铬膜形成非透光区48，避免曝光时线路图像间的相互干扰。
如图4所示，本发明不同层次的曝光方法3，先以步骤3 1将上述具有六不同线路图像41、42、43、44、45、46的光罩4，安置于一微影机台中，例如现在业界采用的ASML、Nikon等厂牌的步进/扫描式微影机台，并配合机台与光罩4预设的定位方式，将光罩4的米字形(或十字形)定位记号47与机台的相对定位记号(图未示出)彼此相配合，以相对定位该光罩4与该微影机台；接着以步骤32将多数芯片分别安置入该微影机台中，并分别依序相对移动其中一预定曝光的芯片与该微影机台相对定位。
接着进行步骤33，将光罩4上的线路图像41，曝光至该芯片上预覆的一光阻层上，形成第一潜在图像；再以步骤34，将该些曝光后已具有第一潜在图像的芯片退出微影机台；接着以步骤35，进行业界现有的显影、清洗、烘烤、参杂或是蚀刻(不同预定金属)，再进行去光阻(通常是以蚀刻方式除去预定无用的光阻)...等过程，形成相对应于该线路图像41的第一层集成电路，由于步骤35中显影、清洗、烘烤、去光阻、参杂...等过程，以为业界所熟知，且非本发明重点所在，所以在此不多加详述。
然后，重复进行步骤32、步骤33、步骤34，及步骤35，将该些芯片再次传送入该微影机台中，重新依序相对定位一芯片与该微影机台后，再依序将已相对微影机台定位的光罩4上的其它多数线路图像42、43、44、45、46，分别曝光形成第二、三...、六潜在图像，再分别成形出相对应的第二、三...、六层集成电路层，最后，则如步骤36，完成该些具有六层集成电路层的芯片的制备。
如下列表1可知，本发明不同层次的曝光方法3所制备完成的芯片，其第二层集成电路(即表中的PL1)的x方向最大重叠误差(overlay error)为12nm，y方向最大重叠误差为31nm，第三层集成电路(即表中的PL4)的x方向最大重叠误差为25nm，y方向最大重叠误差则为10nm；而较现有需更换6光罩，定位六次光罩与微影机台的制程，其第二层集成电路(即表中的PL1)的x方向最大重叠误差为53nm，y方向最大重叠误差为42nm，第三层集成电路(即表中的PL4)的x方向最大重叠误差为43nm，y方向最大重叠误差为28nm，显然，本发明不同层次的曝光方法3，在微影制程中最重要的曝光图像准确度上，较现有的微影制程2具有大幅度改善。
表1
由于，本发明不同层次的曝光方法3，将多数层集成电路的线路图像41、42、43、44、45、46，形成于单一光罩4中，因此，只需以步骤31对应相同光罩4与微影机台，即可重复曝光完成六层线路图像41、42、43、44、45、46，因此可将人工定位光罩4与微影机台的误差降至最低；同时，由于线路图像41、42、43、44、45、46均不相同，因此虽然曝光时间较使用具有多数相同线路图像11的光罩1增加，但是当生产小批量的多数芯片时，时间成本差异不大，因而对IC设计公司(designhouse)而言，由于其制造组件的目的只为实验其设计的集成电路的优劣与否，以及量产上市的可行性评估，所需制造芯片的数量一般均极少量，所以本发明不同层次的曝光方法3不但可以最低的人工定位误差，增进其实验生产的精确度，同时可以减少其所使用光罩的数目，减少投资金额，以生产六层集成电路的芯片而言，使用本发明的制程的成本约只需400万台币，较现有必须使用六光罩的现有制程的900万成本预算而言，大幅节省500万元以上的投资成本。
此外，熟悉半导体制程人士由上述说明可轻易得知，凡使用TTLAlignment(Through The Lens)定位光罩的微影机台，均可简单使用本发明不同层次的曝光方法3，而可大幅降低使用光罩数目，减少定位误差，而不限于步进/扫描式微影机台，其它例如使用接触式(contact)、近接式(proximity)曝光的微影机台，同样地也可以使用本发明。
再者，要特别说明的是，由于本发明所使用的光罩4上的线路图像41、42、43、44、45、46均不相同，因此，可预先设计该些线路图像41、42、43、44、45、46，使用其中多数线路图像41、42、43、44、45、46共同分别曝光于芯片的一预覆光阻层后，相对应地形成芯片其中一层的集成电路层，以更高的良率形成更复杂的集成电路层；也可以于光罩4定位后，同时使用光罩上多数个显像图案41、42、43、44、45、46同时曝光于芯片各预定区域，而在芯片上的各该区域，制成功能构造各异的多数芯片，以于单一芯片上合并制造出更多种设计的组件，以符合生产效益。
综上所述，由于半导体产业是一资金高度密集的产业，因此，其所有制程的研究改进，均依照量产化发展，期以大批量生产以降低生产成本，取得商业利润，也因此，对一般资金并不雄厚的设计公司而言，对现行动辄必须以多数光罩进行的微影制程2，实在是一沉重的负担，而本发明不同层次的曝光方法3，将多数层集成电路层的线路图像，形成于单一光罩4中，而只以一次相对定位光罩与微影机台或是对应相同光罩对准记号，即可重复转移多数层线路图像，而相对应成形出多数层集成电路层，不但可将定位光罩与微影机台的误差降至最低，同时也可缩减使用光罩的数量，而可大幅降低生产成本，特别适用于小批量芯片的生产制程，而确实达到本发明的目的。