用于柔性DRAM架构的系统、装置和方法 所要求主题的背景
所要求主题的领域
所要求的主题涉及动态随机存取存储器架构。
相关技术描述
动态随机存取存储器(DRAM)是存储信息的典型存储器。DRAM包含具有多个单独存储单元的存储单元阵列；每个存储单元都耦合到多个检测放大器、位线和字线之一。存储单元阵列被设置成行列矩阵，且该矩阵被进一步细分成大量组合(bank)。
存储控制器通过递送用于组合、行和列的三个地址从DRAM请求数据信息。存储控制器取决于单独的DRAM架构，因为存储控制器需要明确地表示访问哪个组合以及在每个组合中哪个行和页是有效的。因此，未来的DRAM架构需要存储控制器设计中的广泛变化。
【附图说明】
在说明书中清楚要求并特别指出主题。但是，关于组织和工作方法的所要求的主题及其目的、特点和优点可以通过参考以下的详细描述并结合附图进行阅读而最佳地得到理解，其中：
图1是根据一个实施例的示意图。
图2是根据一个实施例的方法的流程图。
图3是根据一个实施例的系统。
【具体实施方式】
在以下的描述中，为了说明，阐述大量细节以提供所要求主题的全面理解。但是，本技术领域内是熟练技术人员显而易见的是，为了实现所要求的主题，这些具体细节是不需要地。
当前技术发展的范围涉及DRAM架构以允许与各种存储控制器设计相容。如前所述，现有技术的存储控制器和DRAM架构使用三个地址字段。但是，由于现有存储控制器设计的不相容，现有技术DRAM架构排除了不同组合和行配置的移动。相反，与DRAM架构无关的存储控制器能优化DRAM且存储控制器设计用于具体应用并便于转变成新的未来DRAM架构同时支持旧的现有存储控制器架构。因此，单个DRAM部件类型将与各种存储控制器架构兼容。
一方面，所要求的主题建立DRAM架构以允许所支持的组合的数量对于存储控制器是透明的。另一方面，通过包含至少部分基于DRAM和存储控制器的功能容量的辅助地址字段，所要求的主题增加了DRAM和存储控制器架构的柔性。再一方面，所要求的主题便于组合和行地址的重叠映射。图1是根据一个实施例的示意图100。示意图100包括，但不限于，存储控制器102和DRAM 112。存储控制器102通过发送4个地址字段(组合地址字段104，辅助地址字段106，行地址字段108和列地址字段110)请求来自DRAM的数据信息。
在一个实施例中，DRAM支持常规的地址方案，但是，DRAM进一步包括支持使用辅助地址字段。同样，辅助地址字段的使用至少部分基于DRAM和存储控制器的功能容量。例如，辅助地址字段可以用作组合或行地址来支持不同的DRAM组合配置，它在以下的几个段落中并结合图2和3加以说明。
例如，具有256兆比特的存储容量的DRAM将具有用于组合地址字段的两个比特，用于辅助地址字段的一个比特，用于行地址字段的12个以及用于列地址字段的10个比特的地址映射。但是，如果特殊应用需要256Mb的不同配置以具有不同数量的组合或行，现有技术的存储控制器不能支持不同的配置。相反，通过调整到不同配置来解析辅助地址字段，方案100允许一定的柔性。例如，组合地址是辅助地址字段比特和组合地址字段比特的组合，以支持组合增加的配置。相反，行地址是辅助地址字段比特和行地址字段比特的组合，以支持行增加的配置。在一个实施例中，辅助地址字段是组合地址的最低有效比特。在另一个实施例中，辅助地址字段是行地址的最高有效比特。在一个实施例中，DRAM经由配置寄存器114被编程以指示辅助地址字段比特的存储控制器的使用。对于辅助地址字段没有特殊的锁存或采样要求，因为它在同时被锁存为行和列地址字段，这是本技术领域内已知的。在一个实施例中，存储控制器将辅助地址字段比特解释为用于组合激活的组合地址的最低有效比特。
但是，所要求的主题不限于辅助地址字段，表示组合地址的最低有效比特或者行地址的最高有效比特。例如，辅助地址字段比特可以表示行地址的最低有效比特或者组合地址的最高有效比特。另一个实例，辅助地址字段比特可以表示组合或行地址内的具体范围，诸如对于两个辅助地址比特的比特3∶4。
图2是根据一个实施例的方法的流程图。该流程图包括多个菱形和块202、204、206和208。在一个实施例中，该方法描述关于DRAM内所支持的组合的数量的从存储控制器观点的透明度。
如菱形202所示，检测存储控制器的组合容量，以支持组合的数量。例如，所检测的组合的数量是4或8个组合。如块204所示，将组合容量编程入DRAM寄存器。例如，DRAM寄存器是配置寄存器或模式寄存器。如果存储控制器具有4个组合的容量，则从存储控制器发送多个组合、行、列和辅助地址字段到DRAM，以使辅助比特是DRAM行地址的最高有效比特，如块206所示。但是，如果存储控制器具有8个组合的容量，则从存储控制器发送多个组合、行、列和辅助地址字段到DRAM，从而辅助比特是DRAM的组合地址的最低有效比特，如块208所示。
但是，所要求的主题不限于检测4个或8个组合的容量。例如，流程图支持各种排列的组合容量，包括2个、16个等等。
在一个实施例中，块206和208将阻止存储控制器发送状态(诸如，预充电或者读取和写入命令)的辅助地址字段比特。
图3描述了根据一个实施例的系统。系统300包括处理器302、存储控制器304和DRAM306。在一个实施例中，系统300是单个处理器系统。在可选实施例中，系统包括多个处理器302。处理器解码和执行指令并经由存储控制器304请求来自DRAM306的数据和目录信息。
在一个实施例中，系统是计算机。在另一个实施例中，系统是计算系统，诸如个人数字助理(PDA)、通信装置或因特网书写板。在一个实施例中，DRAM是同步动态随机存取存储器(SDRAM)。
在一个实施例中，存储控制器是集成装置。在可选实施例中，芯片集包括存储控制器。DRAM306支持结合图1描述的地址协议以及结合图2描述的关于所支持的组合数量的建立从存储控制器观点的透明度的流程。
虽然以参考具体实施例描述了所要求的主题，本描述不意味着是限制性的。对于本技术领域内的熟练技术人员，通过参考所要求的主题的描述，所要求主题的所揭示实施例以及可选主题的各种修改将变得显而易见。因此，可以进行这种修改而不背离所要求的主题的精神或范围，如所附权利要求书中所限定的。