存储系统及其操作方法相关申请的交叉引用
本申请要求2015年8月17日向韩国知识产权局提交的申请号为
10-2015-0115392号的韩国专利申请的优先权，其公开全文通过引用并
入本文。
技术领域
本发明的典型实施例涉及一种半导体设计技术，且更具体地，涉
及一种支持休眠模式操作的存储系统及其操作方法。
背景技术
计算机环境范式已经转变为可随时随地使用的普适计算系统。因
此，诸如移动电话、数码相机和笔记本电脑等便携式电子装置的使用
继续快速增加。便携式电子装置通常使用利用用于存储数据的一个或
多个半导体存储装置的存储系统。半导体存储装置可用作便携式电子
装置的主存储装置或辅助存储装置。
因为它们不具有活动部件，半导体存储装置提供良好的稳定性、
耐用性、高的信息存取速度及低功耗。具有这种优势的半导体存储装
置的示例包括通用串行总线(USB)存储装置、具有各种接口的存储
卡以及固态驱动器(SSD)。
发明内容
各种实施例涉及能够容易地检查当存储装置处于休眠模式时电源
供应是否已经被停止的存储系统及其操作方法。
在一个实施例中，存储系统可包括：存储装置，其使用从主机接
收的第一电压来操作，其中，存储装置适用于存储操作信息的值，并
响应于主机的请求从休眠状态唤醒；以及控制器，其使用从主机接收
的第二电压来操作，其中，控制器适用于检查操作信息的值并当存储
装置从休眠状态唤醒时根据操作信息的值选择性地重置存储装置。
操作信息可被存储在存储装置的第一存储区域并当存储装置唤醒
时被传输至存储装置的第二存储区域，其中，控制器不能访问第一存
储区域且可以访问第二存储区域。
当存储装置处于休眠状态时，第一电压可根据主机的操作被选择
性地供应至存储装置。
当第一电压未被供应至存储装置时，存储在第一存储区域中的操
作信息可被保留，以及当第一电压未被供应至存储装置时，存储在第
二存储区域中的操作信息可被重置。
当存储装置被唤醒时控制器可读取存储在第二存储区域中的操作
信息并重置存储装置，当存储在第二存储区域中的操作信息被重置时
控制器可重置存储装置，以及当存储在第二存储区域中的操作信息未
被重置时控制器可不重置存储装置。
控制器可控制使得存储装置根据来自主机的请求进入休眠状态。
当在预设时间周期期间没有请求被从主机提供至存储装置时，控
制器可确定存储装置处于闲置状态，以及当存储装置处于闲置状态时，
控制器可控制存储装置进入休眠状态。
操作信息可包括存储装置的识别信息、容量信息和设置信息，以
及操作信息可能无法由主机访问。
在一个实施例中，提供了一种存储系统的操作方法，存储系统包
括存储装置和控制器，操作方法可包括：使用从主机接收的第一电压
操作存储装置；以及使用从主机接收的第二电压操作控制器，其中，
控制器的操作可包括：当存储装置根据主机的请求从休眠状态唤醒时
检查存储装置的操作信息；以及根据操作信息的检查的结果选择性地
重置存储装置。
操作方法可进一步包括：将操作信息存储在存储装置的第一存储
区域中，其中，控制器不可访问第一存储区域，以及当存储装置唤醒
时，将操作信息传输至存储装置的第二存储区域，其中，控制器能访
问第二存储区域。
当存储装置处于休眠状态时，第一电压可根据主机的操作被选择
性地供应至存储装置。
当第一电压未被供应至存储装置时，存储在第一存储区域中的操
作信息可被保留，以及当第一电压未被供应至存储装置时，存储在第
二存储区域中的操作信息可被重置。
操作信息的检查可包括：当存储装置唤醒时检查存储在第二存储
区域中的操作信息是否被重置。
存储装置的选择性重置可包括：当确定存储在第二存储区域中的
操作信息被重置时，重置存储装置；以及当确定存储在第二存储区域
中的操作信息未被重置时，不重置存储装置。
控制器的操作可进一步包括：控制存储装置使得存储装置根据来
自主机的请求进入休眠状态。
控制器的操作可进一步包括：当在预设时间周期期间没有请求被
从主机提供至存储装置时确定存储装置处于闲置状态，以及控制存储
装置使得当存储装置处于闲置状态时存储装置进入休眠状态。
操作信息可包括存储装置的识别信息、容量信息和设置信息，以
及操作信息可能无法由主机访问。
附图说明
图1是示出根据本发明的一个实施例的包括存储系统的数据处理
系统的框图。
图2是示出根据本发明的一个实施例的存储装置的示意图。
图3是示出根据本发明的一个实施例的存储装置的存储块的电路
图。
图4-11是示出根据本发明的一个实施例的存储装置的各方面的示
意图。
图12是示出根据本发明的一个实施例的支持休眠模式操作的存储
系统的简图。
图13是描述图12所示的存储系统的唤醒操作的流程图。
具体实施方式
下面将参照附图更详细地描述各种实施例。然而，本发明可以不
同的形式呈现且不应被解释为限于在本文中提出的实施例。而是，这
些实施例被提供使得本公开是彻底且完整的并将本发明的范围充分传
达给本领域技术人员。在整个公开中，相似的参考数字指的是本发明
的各种附图和实施例中的相似部件。
参照图1，根据本发明的一个实施例，提供了数据处理系统100。
数据处理系统100可包括主机102和存储系统110。
主机102可包括任何合适的电子装置。例如，主机102可包括诸如
移动手机、MP3播放器、笔记本电脑等便携式电子装置。主机可包括
诸如台式电脑、游戏机、TV、放映机等非便携式电子装置。
存储系统110可响应来自主机102的请求而被操作。例如，存储系
统可存储待被主机102访问的数据。存储系统110可用作主机102的主存
储系统或辅助存储系统。存储系统110可根据与主机102电联接的主机
接口的协议利用任何合适的储存装置来实现。可使用一个或多个半导
体存储装置。可使用易失性或非易失性存储装置。例如，存储系统110
可利用固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、
减小尺寸的MMC(RS-MMC)和微型-MMC、安全数码(SD)卡、小
型-SD和微型-SD、通用串行总线(USB)储存装置、通用闪速储存(UFS)
装置、标准闪存(CF)卡、智能媒体(SM)卡、记忆棒等来实现。
用于存储系统110的储存装置可利用诸如动态随机存取存储器
(DRAM)和静态随机存取存储器(SRAM)的易失性存储装置或诸
如只读存储器(ROM)、掩膜只读存储器(MROM)、可编程只读存储
器(PROM)、可擦可编程只读存储器(EPROM)、电可擦可编程只读
存储器(EEPROM)、铁电随机存取存储器(FRAM)、相变RAM
(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)等非易失性
存储装置来实现。
存储系统110可包括存储待被主机102访问的数据的存储装置150，
和可控制存储装置150中的数据的储存的控制器130。
控制器130和存储装置150可集成为单一半导体装置。例如，控制
器130和存储装置150可集成为被配置为固态硬盘(SSD)的一个半导体
装置。配置存储系统110为SSD可通常允许主机102的操作速度的显著
增加。
控制器130和存储装置150可集成为配置为诸如以下的存储卡的单
一半导体装置：个人计算机存储卡国际联合会(PCMCIA)卡、标准
闪存(CF)卡、智能媒体(SM)卡(SMC)、记忆棒、多媒体卡(MMC)、
RS-MMC和微型-MMC、安全数码(SD)卡、小型-SD、微型-SD和SDHC、
通用闪速储存(UFS)装置等。
而且，例如，存储系统110可以是或配置计算机、超便携移动PC
(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、
网络平板、平板电脑、无线手机、移动手机、智能手机、电子书、便
携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数码
相机、数字多媒体广播(DMB)播放器、三维(3D)电视、智能电视、
数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放
器、数字视频记录器、数字视频播放器、储存配置、数据中心、能够
在无线环境下传输并接收信息的装置、配置家庭网络的各种电子装置
中的一种、配置计算机网络的各种电子装置中的一种、配置远程信息
处理网络的各种电子装置中的一种、RFID装置或配置计算系统的各种
组成元件中的一种。
存储装置可在写入操作期间储存由主机102提供的数据，并在读取
操作期间将储存的数据提供至主机102。存储装置150可包括一个或多
个存储块152、154和156。存储块152、154和156中的每个可包括多个
页。每个页可包括多个存储单元，多个字线(WL)可电联接至多个存
储单元。存储装置150可以是当中断电源时保留储存的数据的非易失性
存储装置。根据一个实施例，存储装置可以是闪速存储器。存储装置
可以是具有三维(3D)堆栈结构的闪速存储装置。在下文中，参照图
2-图11描述具有三维(3D)堆栈结构的非易失性存储装置150的示例。
存储系统110的控制器可响应于来自主机102的请求而控制存储装
置150。控制器130可将从存储装置150读取的数据提供至主机102，并
将主机102提供的数据储存在存储装置150中。为此，控制器130可控制
存储装置150的诸如读取、写入、编程和擦除操作的全部操作。
可使用任何合适的控制器。例如，控制器130可包括主机接口单元
132、处理器134、错误纠正码(ECC)单元138、电源管理单元140、
NAND闪速闪控制器142以及存储器144。
主机接口单元132可处理主机102提供的命令和/或数据。主机接口
单元132可通过诸如以下的各种接口协议中的至少一个与主机102通
信：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连高速
(PCI-E)、串列SCSI(SAS)、串行高级技术附件(SATA)、并行高级
技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接
口(ESDI)、集成驱动电路(IDE)等。
ECC单元138可检测并纠正在读取操作期间从存储装置150读取的
数据中的错误。可应用各种检测和纠正技术。例如，当错误位的数量
大于或等于可纠正错误位的阈值数量时ECC单元138可不纠正错误位，
并可输出表示纠正错误位失败的错误纠正失败信号。
ECC单元138可在诸如低密度奇偶检查(LDPC)码、博斯-查德胡
里-霍昆格姆(BCH)码、涡轮(turbo)码、里德-所罗门(RS)码、
卷积码、递归系统码(RSC)、网格编码调制(TCM)、分组编码调制
(BCM)等编码调制的基础上来执行错误纠正操作。ECC单元138可包
括错误检测和纠正操作所需的任何和所有适合的电路、系统或装置。
PMU 140可提供并管理用于控制器130的电源，即，用于包括在控
制器130中的组成元件的电源。
NFC 142可用作控制器130和存储装置150之间的存储接口以允许
控制器130响应于来自主机102的请求控制存储装置150。NFC 142可生
成用于存储装置150的控制信号。例如当存储装置150为闪速存储器时，
特别地，当存储装置150为NAND闪速存储器时，NFC可在处理器134
的控制下处理数据。
存储器144可用作存储系统110和控制器130的工作存储器，并储存
用于驱动存储系统110和控制器130的数据。控制器130可响应于来自主
机102的请求控制存储装置150。例如，控制器130可将从存储装置150
读取的数据提供至主机102并将主机102提供的数据储存在存储装置
150中。当控制器130控制存储装置150的操作时，存储器144可储存被
控制器130和存储装置150用于诸如读取、写入、编程和擦除操作的数
据。
存储器144可利用易失性存储器来实现。例如，存储器144可利用
静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来
实现。如上所说，存储器144可储存被主机102和存储装置150用于读取
和写入操作的数据。为了储存数据，存储器144可包括程序存储器、数
据存储器、写入缓冲器、读取缓冲器、映射(map)缓冲器等。
处理器134可控制存储系统110的一个或多个一般操作。处理器134
可响应于来自主机102的写入请求或读取请求而控制对存储装置150的
写入操作或读取操作。处理器134可驱动被称为闪速转换层(FTL)的
固件以控制存储系统110的一般操作。处理器134可利用微处理器来实
现。处理器可利用中央处理单元(CPU)来实现。
管理单元(未示出)可被包括在处理器134中，并可执行例如存储
装置150的坏块管理。因此，管理单元可发现包括在存储装置150中的
对于进一步使用处于不满意状态的坏存储块，并在坏存储块上执行坏
块管理。当存储装置150为闪速存储器例如NAND闪速存储器时，由于
NAND逻辑功能的特征编程失败可发生在写入操作期间。坏块管理可
将编程失败的存储块或坏存储块的数据编程到新的存储块中。由于编
程失败产生的坏块可使存储装置，尤其是具有3D堆栈结构的存储装置
的利用效率恶化，并因此负面地影响存储系统100的可靠性。
参照图2，根据实施例，存储装置150可包括多个存储块，例如，
第0到第N-1块210-240。多个存储块210-240中的每个可包括多个页，
例如，2M个页(2M页)。多个页中的每个可包括多个存储单元，多个字
线可电联接至多个存储单元。
根据可被储存或表达在每个存储单元中的位的数量，存储块可以
是单层单元(SLC)存储块或多层单元(MLC)存储块。SLC存储块
可包括利用各自能够存储1位数据的存储单元实现的多个页。MLC存储
块可包括利用各自能够存储多位数据，例如两位数据或多位数据的存
储单元实现的多个页。包括利用各自能够存储3位数据的存储单元实现
的多个页的MLC存储块可被应用且将被称为三层单元(TLC)存储块。
多个存储块210-240中的每个可在读取操作期间储存主机装置102
提供的数据，并可在读取操作期间将储存的数据提供至主机102。
参照图3，存储装置150的存储块152可包括分别电联接至位线BL0
至BLm-1的多个单元字符串340。每列的单元字符串340可包括至少一
个漏极选择晶体管DST和至少一个源极选择晶体管SST。多个存储单元
或多个存储单元晶体管MC0至MCn-1可字符串联地电联接在选择晶体
管DST和SST之间。各自的存储单元MC0至MCn-1可通过每个都储存多
位的数据信息的多层单元(MLC)来配置。字符串340可分别电联接至
相应的位线BL0至BLm-1。以供参考，在图3中，‘DSL’表示漏极选择
线，‘SSL’表示源极选择线，且‘CSL’表示共源线。
尽管存储块152通过NAND闪速存储单元来配置，但应注意的是，
存储块152在其他实施例中可通过NOR闪速存储器、结合至少两种存储
单元的混合闪速存储器或控制器内置存储芯片中的一个NAND闪速存
储器来实现。同样，半导体装置的操作特征可不仅应用于电荷存储层
通过导电浮栅来配置的闪速存储装置而且可应用于电荷存储层通过介
电层来配置的电荷捕获闪存(CTF)。
存储装置150的电压供应块310可提供根据操作模式待被供应至各
自的字线的字线电压，例如编程电压、读取电压或过电压。电压供应
块310可提供待被供应至体材料(bulks)例如其中形成有存储单元的阱
区的电压。电压供应块310可在控制电路(未示出)的控制下执行电压
生成操作。电压供应块310可生成多个可变的读取电压以生成多个读取
数据，在控制电路的控制下选择存储单元阵列的存储块或扇区中的一
个，选择所选择的存储块的字线中的一个，以及将字线电压提供至所
选择的字线和未选择的字线。
存储装置150的读取/写入电路320可由控制电路控制，且可根据操
作模式用作传感放大器或写入驱动器。在验证/正常的读取操作期间，
读取/写入电路320可用作用于从存储单元阵列读取数据的传感放大
器。同样，在编程操作期间，读取/写入电路320可用作根据待被存储
在存储单元阵列中的数据驱动位线的写入驱动器。读取/写入电路320
可在编程操作期间从缓冲器(未示出)接收待被写入存储单元阵列中
的数据，且可根据输入的数据驱动位线。为此，读取/写入电路320可
包括分别对应于列(或位线)或列对(或位线对)的多个页缓冲器322、
324和326，且多个锁存器(未示出)可包括在页缓冲器322、324和326
中的每个中。
图4-图11是示出存储装置150的各方面的示意图。
如图4-图11所示，存储装置150可包括多个存储块BLK0至
BLKN-1，且存储块BLK0至BLKN-1中的每个可以三维(3D)结构或
纵向结构来实现。各自的存储块BLK0至BLKN-1可包括在第一至第三
方向例如x轴方向、y轴方向和z轴方向延伸的结构。
各自的存储块BLK0至BLKN-1可包括在第二方向延伸的多个
NAND字符串NS(图8)。多个NAND字符串NS可在第一方向和第三方
向上提供。每个NAND字符串NS可电联接至位线BL、至少一个源极选
择线SSL、至少一个地选择线GSL、多个字线WL、至少一个虚拟字线
DWL以及公共源线CSL。各自的存储块BLK0至BLKN-1可电联接至多
个位线BL、多个源极选择线SSL、多个地选择线GSL、多个字线WL、
多个虚拟字线DWL以及多个公共源线CSL。
图5是图4所示的多个存储块BLK0至BLKN-1中的一个存储块
BLKi的立体图。图6是沿图5所示的存储块BLKi的线I-I’的截面图。
参照图5和图6，存储块BLKi可包括在第一至第三方向延伸的结
构。
存储块可包括包含掺杂有第一类型杂质的硅材料的基板5111。例
如，基板5111可包括掺杂有p-型杂质的硅材料或可以是p-型阱，例如，
袋(pocket)p阱，且包括围绕p-型阱的n-型阱。尽管在所示的实施例
中假定基板5111是p-型硅，但应注意的是基板5111不限于p-型硅。
在第一方向延伸的多个掺杂区域5311-5314可被设置在基板5111
上。掺杂区域在第三方向上以均匀的间隔隔开。多个掺杂区域
5311-5314可包含不同于基板5111中使用的杂质的第二类型的杂质。例
如，多个掺杂区域5311-5314可掺杂有n-型杂质。尽管在此假定第一至
第四掺杂区域5311-5314是n-型，但是应注意的是第一至第四掺杂区域
5311-5314并不限于n-型。
在第一掺杂区域5311和第二掺杂区域5312之间的基板5111上的区
域中，在第一方向延伸的多个介电材料区域5112可在第二方向上以均
匀的间隔隔开。介电材料区域5112和基板5111还可在第二方向上以预
定距离彼此隔开。介电材料区域5112可包括任何合适的介电材料，例
如，二氧化硅。
在两个连续的掺杂区域之间例如掺杂区域5311和5312之间的基板
5111上的区域中，多个柱状物5113在第一方向上以均匀的间隔隔开。
柱状物5113在第二方向上延伸且可穿过介电材料区域5112使得它们可
与基板5111电联接。每个柱状物5113可包括一种或多种材料。例如，
每个柱状物5113可包括内层5115和外表面层5114。表面层5114可包括
掺杂有杂质的掺杂硅的材料。例如，表面层5114可包括掺杂有与基板
5111相同的或相同类型的杂质的硅材料。尽管在此假定例如表面层
5114可包括p-型硅，但表面层5114不限于p-型硅且本领域技术人员可容
易地想到基板5111和柱状物5113的表面层5114可掺杂有n-型杂质的其
他实施例。
每个柱状物5113的内层5115可由介电材料制成。内层5115可以是
或包括介电材料，例如二氧化硅。
在第一掺杂区域5311和第二掺杂区域5312之间的区域中，介电层
5116可沿介电材料区域5112、柱状物5113和基板5111的暴露表面设置。
介电层5116的厚度可小于介电材料区域5112之间的距离的一半。换言
之，可设置不同于介电材料5112和介电层5116的材料的区域，可设置
在(i)介电层5116(设置在介电材料区域5112的第一介电材料的底部
表面上)和(ii)设置在介电材料区域5112的第二介电材料的顶部表面
上的介电层5116之间。介电材料区域5112位于第一介电材料下面。
在连续的掺杂区域之间的诸如第一掺杂区域5311和第二掺杂区域
5312之间的区域的区域中，多个导电材料区域5211-5291可设置在介电
层5116的暴露表面上。多个导电材料区域在与多个介电材料区域5112
的交叉配置中在第一方向上延伸且在第二方向上以均匀的间隔隔开。
介电层5116填充导电材料区域与介电材料区域5112之间的空间。因此
例如，在第一方向延伸的导电材料区域5211可设置在邻近基板5111的
介电材料区域5112和基板5111之间。具体地，在第一方向延伸的导电
材料区域5211可设置在(i)设置在基板5111上的介电层5116和(ii)设
置在邻近基板5111的介电材料区域5112的底部表面上的介电层5116之
间。
在第一方向延伸的导电材料区域5211-5291中的每个可设置在(i)
设置在介电材料区域5112中的一个的顶部表面上的介电层5116和(ii)
设置在下一个介电材料区域5112的底部表面上的介电层5116之间。在
第一方向延伸的导电材料区域5221-5281可设置在介电材料区域5112
之间。在第一方向延伸的导电材料区域5291可设置在最上面的介电材
料5112上。在第一方向延伸的导电材料区域5211-5291可以是或包括金
属材料。在第一方向延伸的导电材料区域5211-5291可以是或包括诸如
多晶硅的导电材料。
在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置
与第一掺杂区域5311和第二掺杂区域5312之间的结构相同的结构。例
如，在第二掺杂区域5312和第三掺杂区域5313之间的区域中，可设置
在第一方向延伸的多个介电材料区域5112、连续地设置在第一方向且
在第二方向上穿过多个介电材料区域5112的多个柱状物5113、设置在
多个介电材料区域5112和多个柱状物5113的暴露表面上的介电层5116
以及在第一方向延伸的多个导电材料区域5212-5292。
在第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置
与第一掺杂区域5311和第二掺杂区域5312之间相同的结构。例如，在
第三掺杂区域5313和第四掺杂区域5314之间的区域中，可设置在第一
方向延伸的多个介电材料区域5112、顺序地设置在第一方向且在第二
方向上穿过多个介电材料区域5112的多个柱状物5113、设置在多个介
电材料区域5112和多个柱状物5113的暴露表面上的介电层5116以及在
第一方向延伸的多个导电材料区域5213-5293。
漏极5320可分别设置在多个柱状物5113上。漏极5320可以是掺杂
有第二类型杂质的硅材料。漏极5320可以是掺杂有n-型杂质的硅材料。
尽管为了方便起见假定漏极5320包括n-型硅，但应注意的是，漏极5320
不限于n-型硅。例如，每个漏极5320的宽度可大于每个对应的柱状物
5113的宽度。每个漏极5320可以板(pad)的形状设置在每个对应的柱
状物5113的顶部表面上。
在第三方向延伸的导电材料区域5331-5333可设置在漏极5320上。
导电材料区域5331-5333可在第一方向上顺序地设置。各自的导电材料
区域5331-5333可与相应区域的漏极5320电联接。漏极5320和在第三方
向延伸的导电材料区域5331-5333可通过接触插头电联接。在第三方向
延伸的导电材料区域5331-5333可以是金属材料。在第三方向延伸的导
电材料区域5331-5333可以是诸如多晶硅的导电材料。
在图5和图6中，各自的柱状物5113可与介电层5116和在第一方向
延伸的导电材料区域5211-5291、5212-5292和5213-5293一起形成字符
串。各自的柱状物5113可与介电层5116和在第一方向延伸的导电材料
区域5211-5291、5212-5292和5213-5293一起形成NAND字符串NS。每
个NAND字符串NS可包括多个晶体管结构TS。
图7是图6所示的晶体管结构TS的剖视图。
参照图7，在图6所示的晶体管结构TS中，介电层5116可包括第一
至第一子介电层5117、第二子介电层5118和第三子介电层5119。
在每个柱状物5113中的p型硅的表面层5114可作为主体。邻近柱状
物5113的第一子介电层5117可作为隧穿介电层，且可包括热氧化层。
第二子介电层5118可作为电荷储存层。第二子介电层5118可作为
电荷捕获层，且可包括氮化物层或诸如氧化铝层、氧化铪层等金属氧
化物层。
邻近导电材料5233的第三子介电层5119可作为阻断介电层。邻近
在第一方向延伸的导电材料5233的第三子介电层5119可形成为单层或
多层。第三子介电层5119可以是介电常数大于第一子介电层5117和第
二子介电层5118的诸如氧化铝层、氧化铪层等的高k介电层。
导电材料5233可作为栅(gate)或控制栅。即，栅或控制栅5233、
阻断介电层5119、电荷存储层5118、隧穿介电层5117和主体5114可形
成晶体管或存储单元晶体管结构。例如，第一子介电层5117、第二子
介电层5118和第三子介电层5119可形成氧化物-氮化物-氧化物(ONO)
结构。在一个实施例中，为方便起见，在每个柱状物5113中的p-型硅
的表面层5114将被称为第二方向上的主体。
存储块BLKi可包括多个柱状物5113。即，存储块BLKi可包括多个
NAND字符串NS。详细地，存储块BLKi可包括在第二方向或垂直于基
板5111的方向上延伸的多个NAND字符串NS。
每个NAND字符串NS可包括设置在第二方向上的多个晶体管结构
TS。每个NAND字符串NS的多个晶体管结构TS中的至少一个可作为字
符串源晶体管SST。每个NAND字符串NS的多个晶体管结构TS中的至
少一个可作为地选择晶体管GST。
栅或控制栅可对应于在第一方向延伸的导电材料区域5211-5291、
5212-5292和5213-5293。换言之，栅或控制栅可在第一方向上延伸且形
成字线和至少两个选择线、至少一个源极选择线SSL和至少一个地选
择线GSL。
在第三方向延伸的导电材料区域5331-5333可电联接至NAND字符
串NS的一端。在第三方向延伸的导电材料区域5331-5333可作为位线
BL。即，在一个存储块BLKi中，多个NAND字符串NS可电联接至一
个位线BL。
在第一方向延伸的第二类型掺杂区域5311-5314可被设置至NAND
字符串NS的其他端。在第一方向延伸的第二类型掺杂区域5311-5314
可作为公共源线CSL。
即，存储块BLKi可包括多个在垂直于基板5111的方向例如第二方
向上延伸的NAND字符串NS，且可作为例如电荷捕获类型存储器的
NAND闪速存储块，在NAND闪速存储块中，多个NAND字符串NS电
联接至一个位线BL。
尽管图5-图7中示出了在第一方向延伸的导电材料区域5211-5291、
5212-5292和5213-5293设置在9层中，但应注意的是，在第一方向延伸
的导电材料区域5211-5291、5212-5292和5213-5293不限于设置在9层
中。例如，在第一方向延伸的导电材料区域可设置在8层、16层或任何
多个层中。换言之，在一个NAND字符串NS中，晶体管的数量可以是8
个、16个或更多。
尽管图5-图7中示出了3个NAND字符串NS电联接至一个位线BL，
但应注意的是，实施例不限于具有电联接至一个位线BL的3个NAND
字符串NS。在存储块BLKi中，m个NAND字符串NS可电联接至一个位
线BL，m为正整数。根据电联接至一个位线BL的NAND字符串NS的数
量，也可控制在第一方向延伸的导电材料区域5211-5291、5212-5292
和5213-5293的数量和公共源线5311-5314的数量。
进一步的，尽管图5-图7中示出了3个NAND字符串NS电联接至一
个在第一方向延伸的导电材料，但应注意的是，实施例不限于具有电
联接至一个在第一方向延伸的导电材料的3个NAND字符串NS。例如，
n个NAND字符串NS可电联接至一个在第一方向延伸的导电材料，n为
正整数。根据电联接至一个在第一方向延伸的导电材料的NAND字符
串NS的数量，也可控制位线5331-5333的数量。
图8是示出如参照图5-图7所述的具有第一结构的存储块BLKi的等
效电路简图。
参照图8，块BLKi在第一位线BL1和公共源线CSL之间可具有多个
NAND字符串NS11-NS31。第一位线BL1可对应于图5和6的在第三方向
延伸的导电材料区域5331。NAND字符串NS12-NS32可设置在第二位
线BL2和公共源线CSL之间。第二位线BL2可对应于图5和6的在第三方
向延伸的导电材料区域5332。NAND字符串NS13-NS33可设置在第三
位线BL3和公共源线CSL之间。第三位线BL3可对应于图5和图6的在第
三方向延伸的导电材料区域5333。
每个NAND字符串NS的源极选择晶体管SST可电联接至相应的位
线BL。每个NAND字符串NS的地选择晶体管GST可电联接至公共源线
CSL。存储单元MC可设置在每个NAND字符串NS的源极选择晶体管
SST和地选择晶体管GST之间。
在该示例中，NAND字符串NS可由行和列的单元定义，且电联接
至一个位线的NAND字符串NS可形成一列。电联接至第一位线BL1的
NAND字符串NS11-NS31可相当于第一列，电联接至第二位线BL2的
NAND字符串NS12-NS32可相当于第二列，电联接至第三位线BL3的
NAND字符串NS13-NS33可相当于第三列。电联接至一个源极选择线
SSL的NAND字符串NS可形成一行。电联接至第一源极选择线SSL1的
NAND字符串NS11-NS31可形成第一行，电联接至第二源极选择线
SSL2的NAND字符串NS12-NS32可形成第二行，电联接至第三源极选
择线SSL3的NAND字符串NS13-NS33可形成第三行。
在每个NAND字符串NS中，可定义高度。在每个NAND字符串NS
中，邻近地选择晶体管GST的存储单元MC1的高度可具有值‘1’。在
每个NAND字符串NS中，当从基板5111被测量时，存储单元的高度可
随着存储单元靠近源极选择晶体管SST而增加。例如，在每个NAND
字符串NS中，邻近源极选择晶体管SST的存储单元MC6的高度可为7。
在相同行中的NAND字符串NS的源极选择晶体管SST可共享源极
选择线SSL。在不同行中的NAND字符串NS的源极选择晶体管SST可分
别电联接至不同的源极选择线SSL1、SSL2和SSL3。
相同行中的NAND字符串NS中的相同高度处的存储单元可共享字
线WL。即，在相同高度处，电联接至不同行中的NAND字符串NS的
存储单元MC的字线WL可电联接。相同行的NAND字符串NS中相同高
度处的虚拟存储单元DMC可共享虚拟字线DWL。即，在相同高度或水
平处，电联接至不同行中的NAND字符串NS的虚拟存储单元DMC的虚
拟字线DWL可电联接。
位于相同水平或高度或层处的字线WL或虚拟字线DWL可与设置
有在第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293
的层处的另一个电联接。在第一方向延伸的导电材料区域5211-5291、
5212-5292和5213-5293可通过接触部共同电联接至上层。在上层处，在
第一方向延伸的导电材料区域5211-5291、5212-5292和5213-5293可电
联接。换言之，在相同行中的NAND字符串NS的地选择晶体管GST可
共享地选择线GSL。进一步地，在不同行中的NAND字符串NS的地选
择晶体管GST可共享地选择线GSL。即，NAND字符串NS11-NS13、
NS21-NS23和NS31-NS33可电联接至地选择线GSL。
公共源线CSL可电联接至NAND字符串NS。在有源区域上和在基
板5111上，第一至第四掺杂区域5311-5314可电联接。第一至第四掺杂
区域5311-5314可通过接触部电联接至上层，在上层处，第一至第四掺
杂区域5311-5314可电联接。
例如，如图8所示，相同高度或水平的字线WL可电联接。因此，
当选择特定高度处的字线WL时，电联接至字线WL的所有NAND字符
串NS可被选择。在不同行中的NAND字符串NS可电联接至不同源极选
择线SSL。因此，在电联接至相同字线WL的NAND字符串NS，通过选
择源极选择线SSL1-SSL3中的一个，在未选择的行中的NAND字符串
NS可与位线BL1-BL3电隔离。换言之，通过选择源极选择线SSL1-SSL3
中的一个，NAND字符串NS的行可被选择。而且，通过选择源极选择
线SSL1-SSL3中的一个，在选择的行中的NAND字符串NS可在列的单
元中被选择。
在每个NAND字符串NS中，可设置虚拟存储单元DMC。在图8中，
虚拟存储单元DMC可在每个NAND字符串NS中被设置在第三存储单
元MC3和第四存储单元MC4之间。即，第一至第三存储单元MC1-MC3
可设置在虚拟存储单元DMC和地选择晶体管GST之间。第四至第六存
储单元MC4-MC6可设置在虚拟存储单元DMC和源极选择晶体管SSL
之间。每个NAND字符串NS的存储单元MC可被虚拟存储单元DMC划
分成存储单元组。在划分的存储单元组中，邻近地选择晶体管GST的
存储单元例如MC1-MC3可被称为较低存储单元组，且邻近字符串选择
晶体管SST的存储单元例如MC4-MC6可被称为较高存储单元组。
在下文中，将参照图9-11做出详细说明，图9-11示出根据本发明的
另一个实施例的存储系统中的存储装置。
具体地，图9是示意性说明不同于上文参照图5-8所述的第一结构
的利用三维(3D)非易失性存储装置实现的存储装置的立体图。图10
是示出沿图9的线VII-VII＇的存储块BLKj的剖视图。
参照图9和10，存储块BLKj可包括在第一至第三方向延伸的结构
且可包括基板6311。基板6311可包括掺杂有第一类型杂质的硅材料。
例如，基板6311可包括掺杂有p-型杂质的硅材料或可以是p-型阱例如袋
p-阱，且包括围绕p-型阱的n-型阱。尽管在所示实施例中假定基板6311
为p-型硅，但应注意的是，基板6311不限于p-型硅。
在x轴方向和y轴方向延伸的第一至第四导电材料区域6321-6324
设置在基板6311上方。第一至第四导电材料区域6321-6324可在z轴方
向上隔开预定距离。
在x轴方向和y轴方向延伸的第五至第八导电材料区域6325-6328
可设置在基板6311上方。第五至第八导电材料区域6325-6328可在z轴
方向上隔开预定距离。第五至第八导电材料区域6325-6328可在y轴方
向上与第一至第四导电材料区域6321-6324隔开。
可设置穿过第一至第四导电材料区域6321-6324的多个下部柱状
物DP。每个下部柱状物DP在z轴方向上延伸。而且，可设置穿过第五
至第八导电材料区域6325-6328的多个上部柱状物UP。每个上部柱状物
UP在z轴方向上延伸。
下部柱状物DP和上部柱状物UP中的每个可包括内部材料6361、中
间层6362和表面层6363。中间层6362可用作单元晶体管的通道。表面
层6363可包括阻断介电层、电荷存储层和隧穿介电层。
下部柱状物DP和上部柱状物UP可通过管栅PG电联接。管栅PG可
被设置在基板6311中。例如，管栅PG可包括与下部柱状物DP和上部柱
状物UP相同的材料。
在x轴方向和y轴方向延伸的第二类型的掺杂材料6312可设置在下
部柱状物DP上方。例如，第二类型的掺杂材料6312可包括n-型硅材料。
第二类型的掺杂材料6312可用作公共源线CSL。
漏极6340可设置在上部柱状物UP上方。漏极6340可包括n-型硅材
料。在y轴方向上延伸的第一上部导电材料区域6351和第二上部导电材
料区域6352可设置在漏极6340上方。
第一上部导电材料区域6351和第二上部导电材料区域6352可在x
轴方向上分开。第一上部导电材料区域6351和第二上部导电材料区域
6352可由金属形成。第一上部导电材料区域6351和第二上部导电材料
区域6352和漏极6340可通过接触插头电联接。第一上部导电材料区域
6351和第二上部导电材料区域6352分别作为第一位线BL1和第二位线
BL2。
第一导电材料6321可作为源极选择线SSL，第二导电材料6322可作
为第一虚拟位线DWL1，第三导电材料区域6323和第四导电材料区域
6324分别作为第一主字线MWL1和第二主字线MWL2。第五导电材料
区域6325和第六导电材料区域6326分别作为第三主字线MWL3和第四
主字线MWL4，第七导电材料6327可作为第二虚拟位线DWL2，第八
导电材料6328可作为漏极选择线DSL。
下部柱状物DP和邻近下部柱状物DP的第一至第四导电材料区域
6321-6324形成下部字符串。上部柱状物UP和邻近上部柱状物UP的第
五至第八导电材料区域6325-6328形成上部字符串。下部字符串和上部
字符串可通过管栅PG电联接。下部字符串的一端可电联接至作为公共
源线CSL的第二类型的掺杂材料6312。上部字符串的一端可通过漏极
6340电联接至对应的位线。一个下部字符串和一个上部字符串形成一
个单元字符串，其电联接在作为共源线CSL的第二类型的掺杂材料
6312和作为位线BL的上部导电材料层6351-6352中的对应的一个之间。
即，下部字符串可包括源极选择晶体管SST、第一虚拟存储单元
DMC1、第一主存储单元MMC1和第二主存储单元MMC2。上部字符串
可包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚拟存
储单元DMC2和漏极选择晶体管DST。
在图9和10中，上部字符串和下部字符串可形成NAND字符串NS，
NAND字符串NS可包括多个晶体管结构TS。由于上文参照图7详细地
描述了包括在图9和10中的NAND字符串NS中的晶体管结构，所以在此
将省略其详细说明。
图11是示出具有如上参照图9和10所述的第二结构的存储块BLKj
的等效电路的电路图。为方便起见，仅示出形成第二结构中的存储块
BLKj中的一对的第一字符串和第二字符串。
参照图11，在具有第二结构的存储块BLKj中，单元字符串中的每
个都利用如上参照图9和10所述的通过管栅PG电联接的一个上部字符
串和一个下部字符串来实现，可以这种方式设置单元字符串以定义多
个对。
例如，在具有第二结构的存储块BLKj中，存储单元CG0-CG31沿
第一通道CH1(未示出)堆叠，例如，至少一个源极选择栅SSG1和至
少一个漏极选择栅DSG1可形成第一字符串ST1，以及存储单元
CG0-CG31沿第二通道CH2(未示出)堆叠，例如，至少一个源极选择
栅SSG2和至少一个漏极选择栅DSG2可形成第二字符串ST2。
第一字符串ST1和第二字符串ST2可电联接至相同漏极选择线DSL
和相同源极选择线SSL。第一字符串ST1可电联接至第一位线BL1，第
二字符串ST2可电联接至第二位线BL2。
尽管在图11中描述了第一字符串ST1和第二字符串ST2可电联接
至相同漏极选择线DSL和相同源极选择线SSL，但可认为第一字符串
ST1和第二字符串ST2可电联接至相同源极选择线SSL和相同位线BL、
第一字符串ST1可电联接至第一漏极选择线DSL1以及第二字符串ST2
可电联接至第二漏极选择线SDL2。进一步地，可认为第一字符串ST1
和第二字符串ST2可电联接至相同漏极选择线DSL和相同位线BL、第
一字符串ST1可电联接至第一源极选择线SSL1以及第二字符串ST2可
电联接至第二源极选择线SSL2。
图12是示出根据本发明的一个实施例的支持休眠模式操作的存储
系统的简图。
图12示出根据本发明的一个实施例的支持休眠模式操作的存储系
统110和主机102的配置。
图12中所示的存储系统110可包括控制器130和存储装置150。控制
装置150可包括第一存储区域1501和第二存储区域1502。
存储系统110可响应于从主机102输入的时钟信号CLKH和命令
CMDH存储从主机102输入的数据DATA，或输出存储其中的数据DATA
至主机102。
包括在存储系统110中的控制器130可响应于从主机102输入的时
钟信号CLKH和命令CMDH生成用于存储装置150中的内部时钟信号
CLKC和内部命令CMDC，并控制存储装置150以使用内部时钟信号
CLKC和内部命令CMDC来执行在主机102和存储装置150之间输入/输
出数据DATA的操作。
存储装置150可使用从主机102接收的第一电压VCC来操作。控制
器130可使用从主机102接收的第二电压VCCQ来操作。照此，存储装
置150和控制器130可使用不同的电压。
当存储系统110进入休眠模式时，从主机102供应至存储装置150的
第一电压VCC可被停止以用于最小化存储装置110的功率消耗。休眠模
式中的存储系统110通常根据主机102的请求唤醒。为了唤醒存储系统
110，即使从主机102供应至存储装置150的第一电压VCC被停止，供应
至控制器130的第二电压VCCQ需要被保留。因此，主机102供应不同
的电压至存储装置150和控制器130的方法可被使用。
存储系统110可在下面两种情况中进入休眠模式。在第一种情况
中，为了控制存储系统110进入休眠模式，主机102传输特定命令至控
制器130。即，根据主机102的请求，存储系统110可进入休眠模式。
在第二种情况中，存储系统110中的控制器130自行进入休眠模式，
而不考虑主机102的请求。例如，当在预设时间或更多期间没有来自主
机102的对存储装置150的访问发生时，或当在预设时间或更多期间存
储装置150没有执行操作即闲置状态时，控制器130可感测状态并自行
进入休眠模式。
在第一种情况中，由于存储系统110已经根据主机102的请求进入
休眠模式，主机102识别存储系统110已经进入休眠模式。因此，主机
102可选择性地执行停止将第一电压VCC供应至存储装置150的操作。
即，根据主机102的操作，第一电压VCC可被连续供应至存储装置150，
或不被供应至存储装置150。如上所述，为了减少存储系统110中使用
的功率，需要停止第一电压VCC的供应。然而，由于这种操作是主机
102的操作，存储系统110没有方法可预先知道主机102是否将停止第一
电压VCC的供应。
在第二种情况中，由于存储系统110不考虑主机102的请求而已经
自行进入休眠模式，主机102不能知道存储系统110是否已经进入休眠
模式。因此，主机102不能随意地停止对存储装置150的第一电压VCC
的供应。然而，当存储系统110进入休眠模式的条件超出预设时间时，
其可表明存储系统110没有从主机102接收请求。因此，希望存储系统
110将进入休眠模式，主机102可停止第一电压VCC的供应。即，即使
在第二种情况中，如在第一种情况中一样，存储系统110也没有方法可
知道主机102是否将停止第一电压VCC的供应。
如上所述，尽管存储系统110进入了休眠模式，但第一电压VCC的
供应没有被一直停止，而是根据主机102的操作选择性地被停止。特别
地，由于供应至存储装置150的第一电压VCC和供应至控制器130的第
二电压VCCQ通过独立的路径被供应，控制器130不能确定第一电压
VCC的供应将被停止。
当第一电压VCC的供应被停止然后被恢复时，存储装置150需要被
重置。即，当第一电压VCC的供应被停止时，存储在存储装置150的临
时存储空间中的操作信息READ_ID可被删除。因此，当第一电压VCC
的供应被停止然后被恢复时，被删除的操作信息READ_ID需要被归一
化。
例如，在存储装置150的制造工艺期间在识别信息、容量信息和设
置信息被确定之后，存储装置150的识别信息、容量信息和设置信息在
存储装置150的操作期间不能被随意地改变。因此，操作信息READ_ID
可被存储在不能自存储装置150的外部访问的特定空间，例如，第一存
储区域1501，且然后当重置存储装置150时被读入到能由外部访问的空
间，例如，第二存储区域1502。
由于当停止第一电压VCC的供应时存储在第一存储区域1501中的
信息一定不能被删除，第一存储区域1501需要具有非易失性特性。然
而，优选的是，第二存储区域1502占据相对小的区域并以相对高的速
度操作，而不是当停止第一电压VCC的供应时保留存储其中的值。因
此，第二存储区域1502可被设置为具有易失性特性的空间，例如寄存
器。
如上所述，当存储装置150被重置以响应重置信号RESET时，存储
在第一存储区域1501中的操作信息READ_IN可被读取并存储在第二
存储区域1502。此时，响应于重置信号RESET的第一存储区域1501输
出操作信息READ_IN操作可被认为是在存储装置150中不考虑控制器
130的控制被自发执行的操作。以这种方式，存储在第二存储区域1502
中的操作信息READ_IN可被存储装置150外部的控制器130读取，并用
于重置操作后的诸如读取或写入操作的操作。
简言之，当来自主机102的第一电压VCC的供应被停止且存储装置
150进入休眠模式时，存储装置150可能需要重置操作。然而，尽管存
储装置150已经进入了休眠模式，但来自主机102的第一电压VCC的供
应不是必须被停止。当来自主机102的第一电压VCC的供应未被停止且
存储装置150已经进入了休眠模式时，存储装置150不需要被重置。
为此，当存储装置150从休眠模式唤醒时，控制器130需要检查是
否已经停止第一电压至存储装置150的供应。根据检查结果，控制器130
需要确定存储装置150的重置操作是否必要。
然而，当功率检查电路检查是否使用功率时，由于当存储装置150
从休眠模式唤醒时需要操作功率检查电路，所以不能保证功率检查电
路的正常操作。
因此，当存储装置150根据主机102的请求被从休眠模式唤醒时，
控制器130可检查存储装置150的操作信息READ_ID，且然后根据检查
结果确定是否重置存储装置150。
如上所述，存储装置150的操作信息READ_ID可包括存储装置150
的识别信息、容量信息和设置信息。一旦在存储装置150的制造工艺期
间操作信息READ_ID被确定，操作信息READ_ID在存储装置150的操
作期间一定不能被随意改变。因此，操作信息READ_ID可被存储在不
能自存储装置150的外部访问的第一存储区域1501中，然后当重置存储
装置150时被读入能由外部访问的第二存储区域1502中。
此外，第一存储区域1501可具有即使停止第一电压VCC的供应也
保留存储其中的值的非易失性特性。第二存储区域1502可具有当停止
第一电压VCC的供应时删除存储其中的值的易失性特性。
因此，当停止第一电压VCC的供应且存储装置150进入休眠模式
时，存储在第二存储区域1502中的操作信息READ_ID可具有被删除且
被重置的值。另一方面，当第一电压VCC的供应未被停止且存储装置
150进入休眠模式时，存储在第二存储区域1502中的操作信息
READ_ID可具有未被重置的任意值。
使用操作信息READ_ID的特性，当存储装置150从休眠模式唤醒
时控制器130可从第二存储区域1502读取操作信息READ_ID，以及可
以检查操作信息READ_ID是否被重置。当操作信息READ_ID被重置
时，其可表明当存储装置150进入休眠模式时第一电压VCC的供应被停
止。因此，存储装置150可被重置。另一方面，当操作信息READ_ID
具有未被重置的任意值时，其可表明当存储装置150进入休眠模式时第
一电压VCC的供应未被停止。因此，存储装置150可不被重置。
以供参考，控制器130可包括用于控制存储装置150的操作的各种
元件。然而，由于已经参照图1描述了元件，所以，在此将省略其的详
细描述。
在本实施例中，已经描述了操作信息READ_ID包括存储装置150
的识别信息、容量信息和设置信息。这仅是示例，且根据存储装置的
类型和特性，操作信息READ_ID可包括其它值。
此外，由主机102提供的唤醒休眠状态中的存储装置150的请求可
包括一般操作请求。例如，一般操作请求可以是用于存储装置的读取
或写入操作请求。
图13是用于描述图12所示的存储系统的唤醒操作的流程图。参照
图13，存储系统的操作可开始于根据主机102的请求唤醒休眠状态中的
存储装置150。当根据主机102的请求唤醒存储装置150时，存储系统可
检查存储在存储装置150中的第二存储区域1502中的操作信息
READ_ID的值。
此时，当在存储装置150处于休眠模式时来自主机102的第一电压
VCC的供应已经被停止时，存储在第二存储区域1502中的操作信息
READ_ID可具有重置值。另一方面，当在存储装置150处于休眠模式
时来自主机102的第一电压VCC的供应从未被停止时，存储在第二存储
区域1502中的操作信息READ_ID可具有非重置值。
因此，存储系统可检查当存储装置150被唤醒时操作信息
READ_ID的值是否被重置以及是否检查操作信息READ_ID。
当操作信息READ_ID的值被重置时，存储系统可重置存储装置。
当操作信息READ_ID的值未被重置时，存储系统可不重置存储装置。
在通过上述过程唤醒存储装置150时，存储装置150可根据主机102
的请求正常执行一般操作。
当如上所述应用本发明的实施例时，存储系统可检查当存储装置
150被从休眠状态唤醒时存储装置150中的操作信息READ_ID的值是
否被重置。通过操作，存储系统可容易地检查当存储装置150处于休眠
状态时至存储装置150的电源供应是否已经被停止。通过检查结果，存
储系统可选择当存储装置150被从休眠状态唤醒时是否执行重置操作。
这种操作可防止存储系统150被频繁重置。
尽管为了说明目的已经描述了各种实施例，但对于本领域技术人
员将显而易见的是，在不脱离如权利要求所限定的本发明的精神和范
围的情况下可以做出各种改变和变型。