高速串行传输链路的自动自适应均衡方法和系统.pdf

数据通信系统(900)包括发射器单元(100)和接收器单元(200)。发射器单元(100)具有可根据均衡信息调整的传输特性。发射器单元(100)能够发射预定信号，接收器单元(200)能够接收所述预定信号。接收器单元(200)还能够通过检查接收的信号的眼图开度产生均衡信息，并把所述均衡信息传送给所述发射器单元(100)。

1、  一种数据通信系统(900)，包括：
发射器单元(100)，所述发射器单元(100)具有可根据均衡信息调整的传输特性，所述发射器单元(100)能够发射预定信号；和
接收器单元(200)，所述接收器单元(200)能够接收所述预定信号，以通过检查接收的信号的眼图开度产生均衡信息，并把所述均衡信息传送给所述发射器单元(100)。

2、  按照权利要求1所述的系统，其中所述发射器单元包括前馈均衡器(FFE)，均衡信息包括设置所述FFE的系数的信息。

3、  按照权利要求1所述的系统，其中所述发射器单元包括前馈均衡器(FFE)，均衡信息包括所述FFE的系数。

4、  按照权利要求1所述的系统，其中通过统计分析检查所述眼图开度。

5、  按照权利要求1所述的系统，其中所述发射器单元与传输线耦接，所述传输线包括一对信号导体，用于将所述预定信号作为一对差分信号在其上传送，所述一对差分信号同时跃迁到不同的电平，所述发射器单元还包括上行通道接收器，所述接收器单元还包括能够通过传输线把包括均衡信息的上行通道信号传送给所述上行通道接收器的上行通道发射器，所述接收器单元还包括能够检测传输线上所述预定信号的存在与否的检测器，所述接收器单元能够从传输线接收所述预定信号，其中响应所述检测器检测到所述预定信号的不存在，所述接收器单元的接收功能被禁用，所述上行通道发射器被启用。

6、  按照权利要求5所述的系统，其中所述发射器单元还包括通过相应的第一电阻器端接传输线的相应导体与第一电压基准的第一端接电路，所述接收器单元还包括通过相应的第二电阻器端接传输线的相应导体与第二电压基准的第二端接电路，其中当所述上行通道发射器被启用时，所述第一端接电路被启用，所述第二端接电路被禁用，以致所述预定信号和上行通道信号的电平相应地按照第一电压基准、第二电压基准以及第一和第二电阻器变化。

7、  按照权利要求5所述的系统，其中所述上行通道接收器包括迟滞比较器，上行通道信号具有上升跃迁和下降跃迁，其中所述迟滞比较器能够检测在第一电平处的上升跃迁，和在比上升跃迁低的第二电平处的下降跃迁。

8、  按照权利要求1所述的系统，其中所述预定信号包括预定的伪随机位序列(PRBS)。

9、  一种数据接收器单元(200)，所述数据接收器单元(200)能够接收预定的信号，以通过检查接收的预定信号的眼图开度产生均衡信息，并把所述均衡信息传送给发射所述预定信号的发射器单元(100)。

10、  按照权利要求9所述的数据接收器单元，其中所述接收器单元能够通过统计分析检查眼图开度。

11、  按照权利要求9所述的数据接收器单元，还能够从具有与发射器单元耦接的一对导体的传输线接收所述预定信号作为同时在相反方向跃迁的一对差分信号，所述接收器单元还包括(a)能够通过传输线把包括均衡信息的上行通道信号传送给所述发射器单元的上行通道发射器，和(b)能够检测传输线上所述预定信号的存在与否的检测器，其中响应所述检测器检测到所述预定信号的不存在，所述接收器单元的接收功能被禁用，所述上行通道发射器被启用。

12、  按照权利要求9所述的数据接收器单元，其中所述预定信号包括预定的伪随机位序列(PRBS)。

13、  一种执行通信系统的均衡的方法，包括：
从发射器单元发射预定的信号；
接收器单元接收所述预定信号；
分析接收的信号的眼图开度，以确定均衡信息；和
利用均衡信息调整发射器单元的传输特性。

14、  按照权利要求13所述的方法，其中所述传输特性包括预加重。

15、  按照权利要求13所述的方法，其中通过与发射器单元耦接的前馈均衡器(FFE)调节传输特性。

16、  按照权利要求13所述的方法，其中所述预定信号在传输通道上沿下行通道方向从发射器单元传送给接收器单元，均衡信息在传输通道上沿上行通道方向从接收器单元传送给发射器单元。

17、  按照权利要求13所述的方法，其中传输通道包括至少一个传输线，其中在第一时间间隔内在所述传输线上传送所述预定信号，在不与第一时间间隔重叠的第二时间间隔内在所述传输线上传送所述均衡信息。

18、  按照权利要求13所述的方法，还包括自动重复所述发射、接收、分析和调整，直到所述眼图开度好于预定标准为止。

19、  按照权利要求13所述的方法，还包括自动重复所述发射、接收、分析和调整，直到所述眼图开度不再明显改善为止。

高速串行传输链路的自动自适应均衡方法和系统
技术领域
本发明涉及数据通信。
背景技术
在数据通信网络的高速串行链路中，由于通过位于链路两端的发射器插件和接收器卡之间的非理想通道(例如同轴电缆或背板(backplane))传递数据信号，因此发生信号完整性方面的损失。当数据信号通过非理想通道传播时，它经历由非理想传输线影响以及集总寄生元件引起的损耗，所述集总寄生元件存在于沿着通道出现的通路、连接器、管壳等中，并且有效地衰减高频分量，从而使信号失真。失真的一个结果是抖动的增大。抖动的一种影响是接收器接收的数据信号的眼图开度的宽度减小。较窄的眼图开度使数据信号携带的单个数据位不太可能被正确接收，而较宽的眼图开度使所述数据位更可能被正确接收。从而，所接收信号的眼图开度与误码率高度相关。于是，眼图开度是通道的质量以及通过该通道通信的发射器和接收器的一个指标数字。
数据通信系统的挑战之一是提供一种自动执行能够与具有不同的耦接模式和额定传输频率的传输通道一起使用的自适应均衡的系统和方法。
另一挑战是当损耗起因于发射器、接收器和它们之间的传输通道的特殊安装时，提供自动自适应均衡，以抵消事先未知的较高频率下的损耗。
在非理想传输通道中，接近发射器、接收器和传输线任意之一的频率上限的信号的幅度被衰减。频率特性往往会散布在宽的频率范围内，导致信号完整性降低。对于具有串行化器-去串行化器(SerDes)功能的集成电路芯片和芯片的核心元件，即，执行高转换速度串行数据发射、接收或者这两者的芯片和芯片的子系统(总称为“SerDes芯片”)来说更是如此。SerDes芯片一般通过一个背板，一个或多个电缆，或者通过背板和电缆相互连接。设计SerDes芯片的目的是抵消较高频率下的衰减，并因此改进通过非理想传输通道传送的信号的完整性。
参见图1，图中图解说明了常规的数据发射器，其中并行输入数据DIN0、DIN1、DIN2和DIN3首先由串行化器110串行化，随后被传给N抽头FFE 11。发射器的输出，串行化的高速差分数据信号TXDP和TXDN由发射器端接电阻终接电路13差分端接100 Ohm阻抗，以避免反射。前馈均衡器(FFE)11的目的是放大所传送数据的比其它频率下的频谱内容更高频率的频谱内容。另一目的是抵消符号间干扰(ISI)。在不同频率下放大频谱内容的程度可由FFE 11的抽头系数的相对量和符号控制。
一般来说，FFE 11包括一个有限冲激响应(FIR)滤波器11a，它后面是驱动(driver)级11c。在图1中所示的特殊例子中，可选的前置驱动级11b耦接在FIR滤波器11a和驱动级11c之间。通常，FIR滤波器包括一个移位寄存器，所述移位寄存器包括一系列的抽头，包括在先位、当前位和在后位的数据位流被顺序装入所述一系列抽头中以便传输。以在任意指定时刻存在于移位寄存器中的数据位流的加权和的形式产生FIR滤波器的输出，所述加权和用抽头系数对所述位流的各个数据位加权。所述加权和可被表示成z域中FIR滤波器的输入和输出之间的传递函数，形式一般为H(z)＝S[1+(b₁)z^-1+(b₂)z^-2+(b₃)z^-3…+(b_n)z^-n]，其中b₁、b₂、b₃和b_n是抽头系数(抽头系数一般由逻辑电路中的寄存器设置)。S是比例系数，所有系数都为负数，以用于预加重目的。FIR滤波器的决定因素包括传输介质的特性，传输数据类型，板连接器和管壳的类型等。
具体地说，N抽头FFE 11包括一个N抽头FIR 11a，后面是并联的N个预激励器11b和/或N个激励器11c。FFE抽头系数b0、b1、b2和bn是由提供给数模转换器(DAC)12的控制信号T0、T1、T2和Tm确定的驱动级的偏压电流。这些控制信号T0、T1、T2和Tm由逻辑电路在别处产生，并通过寄存器被提供给DAC 12。通常，用户按照他们的特殊应用的需要，通过这样的寄存器，把FFE抽头系数的控制信号T0、T1、T2和Tm设置成厂家推荐的值。
图2中图解说明接收信号，比如由发射器100发射的那种信号的常规数据接收器。如图所示，从传输通道(未示出)到达的串行化高速差分数据信号RXDP和RXDN由接收器端接电阻电路23差分端接100Ohm阻抗，以减小反射。接收器共模偏压电路24被用于允许不同操作模式(AC耦接模式或DC耦接模式)的最佳数据接收器共模电压选择。串行化数据RXDP和RXDN在数据接收器前端电路20被接收，随后由去串行化器21并行化为并行格式。通常，作为数据接收器的一部分，信号检测电路22被要求具有检测在数据接收器的前端是否存在有效输入数据的能力。
实际上，作为把SerDes芯片投入使用的初始步骤，表征几个不同长度的电缆和/或背板的互连，以确定数据发射器100的导致最小抖动的最佳FFE设置。用户随后被给予设置FFE的抽头系数的信息。可通过寄存器接口输入抽头系数的设置。
当操作SerDes芯片时，通过手动处理包括抽头系数设置在内的控制设置，并在示波器上观察结果，能够优化在系统内的指定点的输出的传送数据眼图。控制设置随后被应用于按照相同方式使用的所有SerDes单元，即，供在特殊应用中使用而安装从而以特定的速度工作，具有特定的传输参数等的所有SerDes单元。
确定适当的控制设置的上述技术一般涉及可被描述成“预置均衡”的“均衡”功能，所述均衡是强调传输信号的特定频率的程度。预置均衡要求关于其中安装SerDes单元的每种特殊应用单独确定设置。为此，预置均衡被认为是不灵活的控制设置确定方法。但是，预置均衡可导致某些SerDes单元的设置被不正确地设定，从而引起问题。如果应用不足够的均衡，那么对高频损耗的补偿将不会很有效。另一方面，如果应用过多的均衡，那么消耗过多的功率，并且会产生过多的串扰噪声，所述串扰噪声会被提供给从相邻的SerDes单元运送信号的链路。
存在各种补偿由非理想传输通道引起的高频衰减的现有均衡电路，比如上面说明的FFE(前馈均衡器)，DFE(判定反馈均衡器)，以及其它内置预失真电路。但是，它们或者是基于数据发射器的或者是基于数据接收器的。换句话说，在数据发射器和数据接收器之间没有建立任何反馈或任何通信。它们都不能充分分析传输通道特性，随后相应地校准均衡参数。它们都不能最佳地补偿由传输通道引起的高频损耗。
美国专利No.6563863(′863专利)描述一种在具有中央处理器(CPU)的计算机的调制解调器中使用的回波消除方案。该计算机调制解调器具有收发器接口，所述收发器接口包括把样本转换成模拟信号/从模拟信号转换样本，以便在电话线路(传输通道)上传输的数-模转换器(数据发射器)和模-数转换器(数据接收器)。使用两个常规的自适应FIR(有限冲激响应)滤波器。第一个滤波器适合响应在正常操作期间，通过调制解调器的发射通道数据和在收发器接口的接收通道上接收的数据之间的回波相关性。在′863专利中称为回波消除器的第二滤波器适合响应在第一个滤波器缺乏数据的期间由第一个滤波器估计的回波。回波消除器随后被用于从接收的信号中减去修改的回波，从而在正常操作期间只获得远方的(far)调制解调器信号。在发射器和接收器之间建立闭环反馈通路，以便响应传输通路的不断变化的回波特性，自适应地调节两个FIR滤波器。但是，在′863专利中，闭环反馈通路经由到CPU的接口，而不是经由收发器接口。
发明内容
根据这里描述的本发明的各个方面，为串行数据通信(尤其是为高速串行数据通信)提供一种自动自适应均衡方法和系统。
根据本发明的一个方面，数据通信系统900包括发射器单元100和接收器单元200。发射器单元100具有可根据均衡信息调整的传输特性。发射器单元100能够发射预定信号，接收器单元200能够接收所述预定信号。接收器单元200还能够通过检查接收的信号的眼图开度产生均衡信息，并把所述均衡信息传送给发射器单元100。
根据本发明的另一方面，执行通信系统的均衡的方法包括从发射器单元100发射预定的信号；接收器单元200接收所述预定信号；分析接收的信号的眼图开度，以确定均衡信息；和利用均衡信息调整发射器单元100的传输特性。
根据本发明的另一方面，数据接收器单元200能够接收预定的信号，通过检查接收的预定信号的眼图开度产生均衡信息，和把均衡信息传送给发射所述预定信号的发射器单元100。
根据本发明的一个优选方面的方法包括在任何SerDes应用环境下，实时使用的自动自适应均衡。按照该方法，通过伪随机数据模式的传输和接收，掌握传输通道的特性。当掌握了传输通道特性时，SerDes发射器的FFE抽头系数被相应地自适应调整，以均衡由非理想传输通道引起的在信号频谱的上端附近的损耗。
根据本发明的优选方面，提供调整高速串行数据链路的自动自适应均衡系统。在本发明的这种系统实施例中，公共数据发射器(TX)100配有存在于数据发射器100一侧的上行通道接收器(UpchRx)500和上行通道接收器逻辑(UpchRxLogic)400，和存在于数据接收器200一侧的上行通道发射器(UpchTx)600和上行通道发射器逻辑(UpchTxLogic)700。上行通道发射器逻辑700分析接收的数据眼图开度，计算FFE抽头系数(上行通道数据)，以进行更好的高频损耗补偿。上行通道发射器600从上行通道发射器逻辑700接收编码的上行通道数据，并通过该通道向上游传送该数据。上行通道接收器500从该通道接收上行通道数据，并把该数据传送给上行通道接收器逻辑400。上行通道接收器逻辑对来自上行通道接收器200的接收的上行通道数据解码，并据此更新FFE抽头系数。
根据本发明的其它优选方面，提供一种通过在数据接收器一侧分析接收的数据信号的眼图开度来评估通道特性，随后通过调整数据发射器的FFE抽头系数自适应地均衡通道以抵消高频损耗的自动化方法。
根据本发明的另一优选方面，如下执行自动自适应均衡。数据发射器100持续一段时间把伪随机数据模式向下游传送给数据接收器。数据发射器随后停止发射，并进入高阻抗(高z)状态。在这种状态下，通过关闭用于操作发射器的驱动级的偏流，数据发射器100被禁用。在数据发射器发射伪随机数据模式时，数据接收器200接收该数据模式，并将其去串行化成并行格式。位于接收器的上行通道发射器逻辑700随后被用作统计分析所接收数据信号的眼图开度。通过分析接收信号眼图开度，评估和掌握传输通道特性。
在本发明的一个优选方面，根据接收信号眼图开度的测量，确定用于设置或调整FFE的抽头系数，以改进信号眼图开度的控制信息。在数据传输通道上沿上行通道方向，把该控制信息从位于数据接收器一侧的上行通道发射器传送给位于数据发射器一侧的上行通道接收器。
根据本发明的其它优选方面，在数据传输通道300的数据发射器100一侧，上行通道接收器500接收传送的控制信息，上行通道接收器逻辑400对控制信息解码。FFE抽头系数根据解码的控制信息被更新，之后，数据发射器100被重新激活，以便再次沿数据传输通道的下游方向把伪随机数据模式传送给数据接收器100。随后再次开始上面描述的接收数据模式，测量信号眼图开度，并确定更新的控制信息以便沿上行通道方向传回给上行通道接收器的处理。继续这种迭代的自适应均衡处理，直到获得最佳的数据眼图开度为止，即，直到数据眼图开度好于预定的标准，和/或直到所述迭代不能获得更明显的改进为止。
根据本发明的其它优选方面，在单芯片内连接上行通道接收器和数据发射器100的输出的能力使上行通道接收器500可用于监视数据发射器的操作。这样，上行通道接收器500可被用作接收在芯片的生产鉴定测试中(在晶片级的预封装测试中，在封装期间或者之后的模块级测试中，或者这两者中)数据发射器100输出的测试信号的接收器，以便实现数据接收器100的模拟和逻辑测试。上行通道接收器500的输出随后作为逻辑级信号被传送给芯片的扫描接口，以便输出给外部测试设备。上行通道接收器是存在于数据发射器的输出端的光接收器，上行通道接收器500面积很小，并且对关键的高速串行化数据通路增加的寄生负载可忽略。
类似地，根据本发明的这些优选方面，在相同的芯片内连接上行通道发射器600与位于数据接收器200的前端的输入(TXDP、TXDN)的能力使它可用于把测试信号(例如从芯片的扫描接口向其提供的测试信号)传送给相同芯片上的数据接收器200。这样，如上关于上行通道接收器说明的那样，上行通道发射器600可被用作在晶片级和模块级的芯片的生产鉴定测试期间，测试数据接收器200的操作的低频发射器。数据接收器的输出随后一般作为逻辑级信号和/或作为模拟信号被传送给芯片的扫描接口，以便输出给外部测试设备。类似于上行通道接收器200，上行通道发射器600是光接收器，面积很小，并且对关键的高速串行化数据通路增加的寄生负载可忽略。
从而，根据本发明的这个方面，SerDes数据发射器的上行通道接收器500和SerDes接收器的上行通道发射器600在晶片级和模块级都简化了SerDes芯片的更广泛的模拟和逻辑测试。由此得到改进的测试是例如晶片级的LSSD(逻辑级扫描设计)测试，模块级的DC Macro测试，按JTAG(联合测试行动小组)规范的边界测试，和经由伪随机位序列(PRBS)的传输的SerDes操作的达到指定速度(on-speed)测试。借助这样的测试，能够在生产过程中早期地，例如在封装前的晶片级识别不合格的芯片，从而降低封装费用，以及降低识别这样的不合格芯片所需的总测试时间。由于在晶片级的测试更好，使封装芯片的生产良率的提高成为可能。
附图说明
图1是图解说明具有内置前馈均衡器(FFE)的常规高速串行数据发射器的图。
图2是图解说明常规的高速串行数据接收器的方框图。
图3是根据本发明的实施例的包括数据发射器和数据接收器的高速串行数据传输系统的图，该系统能够执行自动自适应均衡。
图4是供本发明的一个实施例之用的上行通道发射器的例证实现。
图5是供本发明的一个实施例之用的上行通道接收器的例证实现。
图6是图解说明DC耦接模式下的上行通道操作的图。
图7是图解说明DC耦接模式下的下行通道PRBS信号和上行通道数据信号的典型电平的图。
图8是图解说明AC耦接模式下的上行通道操作的图。
图9是图解说明AC耦接模式下的下行通道PRBS信号和上行通道数据信号的典型电平的图。
具体实施方式
图3是图解说明根据本发明的实施例的高速串行数据传输系统900的方框图。图3中所示的系统被称为自动自适应均衡系统。这种系统包括公共数据发射器100和公共数据接收器200。并行输入数据DIN0、DIN1、DIN2和DIN3被提供给数据发射器100，数据发射器100串行化数据并串行输出串行化的数据作为高速差分(differential)数据信号TXDP和TXDN。这些信号通过非理想传输通道300被向下游传送给数据接收器200。差分数据信号RXDP和RXDN代表由经由传输通道300的通路修改的这些信号。数据接收器200从传输通道300接收串行化的高速差分数据信号RXDP和RXDN，并把接收的数据去串行化为并行格式，作为数据信号DOUT0、DOUT1、DOUT2和DOUT3。传输通道300可以是DC耦接的或者AC耦接的。当传输通道300是AC耦接的时，一对大的片外隔直流电容器CP和CN被插入经由传输通道300的差分信号TXDP和TXDN的通路中。
数据传输系统900还包括设置在数据接收器一侧的上行通道发射器600和上行通道发射器逻辑700，和设置在数据发射器一侧的上行通道接收器500和上行通道接收器逻辑400。当DC耦接时，在经由传输通道300的信号的通路中不插入任何隔直流电容器。在增加上行通道电路700、600、500和400的情况下，沿与其中传送高速串行化数据信号的下游方向相反的上游方向利用传输通道300，以致用于执行均衡的信息通过相同的传输通道300从数据接收器200被传送给数据发射器100。按照这种方式，在数据发射器100、传输通道300和数据接收器200之间有效地建立能够实现自适应均衡的反馈环。数据发射器100的FFE的抽头系数从而被自适应地优化，以补偿由非理想传输通道300引起的高频损耗。允许上行通道的数据接收器200的目的是通过分析接收的数据眼图开度表征传输通道，并为更好的数据眼图开度计算一组新的FFE抽头系数。上行通道发射器600随后被用于沿着从数据接收器一侧到数据发射器一侧的传输通道300，向上游传送用于设置FFE抽头系数的信息。
通过数据发射器100、数据接收器200、上行通道发射器电路(上行通道发射器600和上行通道发射器逻辑700)和上行通道接收器电路(上行通道接收器500和上行通道接收器逻辑400)之间的合作互动，实现自动自适应均衡处理。通过使数据发射器100反复发射下述均衡数据模式：伪随机数据-高z(高阻抗)模式-伪随机数据-高z模式…-伪随机数据-高z模式，实现自动自适应均衡。用于发射伪随机数据的时间间隙被选为足够长，以便在数据接收器200为关于数据眼图开度的有意义并且有代表性的分析积累足够的数据样本。高z模式下的时间间隙也被选为足够长，以便完成位于数据接收器一侧的上行通道发射器600和位于数据发射器一侧的上行通道接收器500之间的上行通道数据传输和接收(一组N抽头FFE系数)。
在伪随机数据的传输期间，数据发射器100处于发射内置伪随机数据，比如伪随机位流(PRBS)的正常操作模式。在这样的传输期间，数据接收器200从信号RXDP和RXDN接收串行化的高速数据，随后把接收的数据去串行化成并行数据信号DOUT0、DOUT1、DOUT2和DOUT3。上行通道发射器逻辑700接收并行化的数据DOUT0、DOUT1、DOUT2和DOUT3，并统计分析接收的数据眼图开度，随后为有关抵消由传输通道引起的高频损耗的进一步调整计算一组新的FFE抽头系数。
数据发射器100一完成伪随机数据的传输，数据发射器100就由上行通道接收器逻辑400强制为高z模式。通过关闭给驱动级的偏压电流I_B，数据发射器100被禁用。此时，数据发射器输出TXDP和TXDN都由电阻端接电路113(图6)提高到VVT。位于数据接收器前端的信号检测电路122检测零差分输入数据流，并将其标记为无效输入数据(SigDetOut＝Low)。该条件SigDetOut＝Low用信号通知上行通道发射器逻辑700启动上行通道发射器600(UpchTxEn＝High)，从而开始把上行通道分组(FFE抽头系数)发送给上行通道接收器500。上行通道发射器600随后据此发出上行通道分组。由于在高z模式下数据发射器100被禁用，因此上行通道数据无冲突地到达传输通道300的数据发射器端。上行通道接收器500接收无冲突的上行通道数据，并将其传给上行通道接收器逻辑400。上行通道接收器逻辑400对上行通道数据解码，并据此更新数据发射器FFE抽头系数。
当完成上行通道数据的传送时，在数据接收器200，上行通道发射器600被禁用，并等待来自上行通道发射器逻辑700的下一激活信号。类似地，在数据发射器100，当完成FFE抽头系数的更新时，数据发射器100被重新激活，以传送伪随机数据。数据接收器200接收串行化的高速数据RXDP和RXDN，并把串行化的高速数据去串行化成并行格式，上行通道发射器逻辑累积接收的数据，并再次分析数据眼图开度。这种迭代均衡处理将继续下去，直到获得最佳的数据眼图开度为止。根据本发明，这种迭代均衡处理被称为自动自适应均衡。
用户可通过寄存器(UpchTxLEn＝High和UpchRxLEn＝High)在任何时候启动自动自适应均衡。当完成自动自适应均衡时，用一组新的FFE抽头系数优化数据发射器FFE，以最有效地抵消由非理想传输通道引起的高频衰减。但是，在均衡处理期间，不允许任何实际数据传输。从而，一般来说，当数据传输系统900被加电时，或者在安装新的线路卡之后，或者在其中需要FFE抽头系数的再优化的其它情况下发生这种均衡处理。
根据本发明，通过调整FFE抽头系数来优化数据眼图开度，从而抵消由传输通道引起的高频损耗可被表征为全自动均衡处理。全自动意味着不需要任何人为工作来收集和表征典型的传输通道。此外，不需要任何人为工作来调整FFE抽头系数的不同组合，并且消除了以前为设置观察和分析数据眼图开度的实验室设备所需的而现在不再需要的活动的人为工作。用户可控制寄存器(UpchTxLEn＝High和UpchRxLEn＝High)在任意时候激活上行通道自适应均衡处理，随后只消几个毫秒，就可关于要使用的应用环境充分分析和了解传输通道。这样，在真实的数据传输之前，利用伪随机数据找出并充分测试一组最佳的FFE抽头系数。
根据本发明的一个实施例，执行自适应均衡，其中数据接收器中的上行通道发射器逻辑累积收到的数据，并统计评估数据眼图开度的质量。随后通过上行通道发射器把有关如何调整数据眼图的质量的信息反馈给数据发射器。均衡处理是迭代的，并将继续调整FFE抽头系数，直到获得最佳的数据眼图开度为止。
如图4中所示，上行通道发射器600包括一对公共单端信号到差分信号转换器设备(设备60和61)，后面是一对公共差分NFET TINP和TINN，所述一对公共差分NFET TINP和TINN被用于导引在一个支路或另一支路上的尾偏压电流Ibias。UpChTxData是上行通道数据，UpChTxEn是根据信号检测电路输出SigDetOut启动或禁用上行通道发射器的逻辑控制信号。这两个信号都由上行通道发射器逻辑供给。当UpChTxEn＝Low时，UpChTxDP和UpChTxDN都为低电平，TINP和TINN都被关闭，并且通过关闭偏压VBIAS，尾电流设备TBIAS被禁用，从而完全禁用上行通道发射器600。当UpChTxEn＝High时，TINP和TINN按照上行通道数据UpChTxData切换，利用恒定的偏压电流IBIAS完全打开尾电流设备TBIAS。例如，当UpChTxEn＝High并且UpChTxData＝High时，UpChTxDP＝High并且UpChTxDN＝Low，并用恒量IBIAS打开TBIAS，从而TINP处于打开状态，并降低RXDN＝Low，TINN处于关闭状态，并提高RXDP＝High。
如图5中所示，上行通道接收器500包括常规的迟滞比较器50，后面是公共电平移动器51，以便从模拟电源域VTT转变到逻辑电源域VDD。迟滞比较器50包括两个常规比较器，一个用于正行程(从低到高的输出转变)，另一个用于负行程(从高到低的输出转变)。为了建立良好的噪声容限，以致上行通道接收器对电源噪声不敏感，需要迟滞比较器50。迟滞阈值由有效负载PFET的比值(TNL/TPL和TNR/TPR)以及偏压电流Ibias确定。一般来说，所述比值越高或者偏压电流越高，那么迟滞阈值就越高。所需的迟滞阈值的量取决于上行通道数据量值以及提供给TXDP和TXDN的噪声的数量。
图6图解说明当数据收发器处于DC耦接模式时的上行通道操作。DC耦接模式意味着数据发射器100通过传输通道与数据接收器200连接，在它们之间不存在隔直流电容器CP和CN。接收器共模偏压电路124把电阻端接电压(VTR)传给接收器电阻端接电路123，以致共模电压被设为VTR。在自适应均衡处理中，当数据发射器100正在通过通道向下游传送伪随机数据时，电阻端接电路113和123都被差分地调整为100 Ohm，上行通道发射器600被禁用，因为信号检测电路检测到正常的串行化输入数据(SigDetOut＝High)，并强制UpChTxEn处于低电平。当完成伪随机数据的传输时，上行通道接收器逻辑400立即把数据发射器100强制为高z模式，TXDP和TXDN都被提高到VTT。从而，在数据接收器200的信号检测电路检测到零差分串行化信号。信号检测电路判定无有效输入数据，从而SigDetOut变成低电平，并强制UpChTxEn为高电平。UpChTxEn＝High又启动上行通道发射器，同时禁周数据接收器电阻端接电路123(RXRDis＝High，意味着数据接收器上的RXDP和RXDN端接无限大的电阻)。当上行通道数据来自上行通道发射器逻辑700，例如UpChTxData＝High(为′1′的上行通道数据)时，尾电流Ibias经过RXDN支路，没有任何电流经过RXDP支路，从而RXDN＝Low(等于VTT-500Ohm*Ibais)，并且RXDP＝High(等于VTT)。上行通道接收器500比较TXDN与TXDP，如果TXDN比TXDP低迟滞阈值以上，那么上行通道接收器500输出高电平；如果TXDN比TXDP高迟滞阈值以上，那么上行通道接收器500输出低电平。当完成最后的上行通道数据时，在数据接收器一侧，上行通道发射器逻辑700禁用上行通道发射器600，同时在RXDP和RXDN差动地在100 Ohm下启动接收器电阻端接电路123。类似地，在数据发射器一侧，当上行通道接收器逻辑400收到最后的上行通道分组，并且完成FFE抽头系数的更新时，数据发射器600被启用，从而再次开始传送伪随机数据。自适应均衡处理继续进行。
图7图解说明如上参考图6说明的DC耦接模式下的操作的信号电平。从左到右观察该图，附图标记220表示在数据发射器传送PRBS的期间，在数据接收器200的输入端呈现的数据信号RXDP和RXDN。从而，对于约0.50V的单个信号摆幅来说，每个RXDP和RXDN信号的电平分别为(非峰到峰)0.68V和1.18V。该差分对的峰到峰信号摆幅为该摆幅的两倍，即1.00V。这之后是约100纳秒的间隙230，在该时间内，数据发射器被禁用(如上所述)，并且上行通道数据接收器准备好发射。附图标记240表示UpChTxData的信号电平。UpChTxData一般具有比相反以正常SerDes操作的速率传送的PRBS小得多的频率。UpChTxData被传送大约1微秒。如图所示，UpChTxData具有介于0.93和1.18V之间的信号摆幅。接下来是另一时间间隙250，在该时间内，上行通道发射器被禁用，数据发射器再次准备好工作。数据发射器在附图标记260开始再次传送PRBS。
图8图解说明当数据收发器处于AC耦接模式时的上行通道操作。AC耦接模式意味着数据发射器100通过传输通道与数据接收器200连接，在它们之间存在两个隔直流电容器CP和CN。共模偏压电路124把0.8*VDD电压传给电阻端接电路123，其中0.8*VDD被预先选为数据接收器200的最佳共模电压。在自适应均衡处理中，当数据发射器100正在通过通道向下游传送伪随机数据时，电阻端接电路113和123都被差分地调整为100 Ohm，上行通道发射器600被禁用，因为信号检测电路检测到正常的串行化输入数据(SigDetOut＝High)，并强制UpChTxEn处于低电平。在伪随机数据传输期间，在数据发射器输出TXDP和TXDN建立VTT-(TXDP-TXD)的长期共模电压。当完成伪随机数据的传输时，上行通道接收器逻辑700立即把数据发射器600强制为高z模式。由于通过关闭激励电流禁用数据发射器的驱动级，因此数据发射器输出TXDP和TXDN都被从先前的长期共模电压VTT-(TXDP-TXD)提高到VTT。由于大的隔直流电容器CP和CN的缘故，在数据发射器100的这种共模电压增量(TXDP-TXDN)被透明地传递给数据接收器200，从而RXDP和RXDN都从先前的长期共模电压0.8*VDD跳到0.8*VDD+(RXDP-RXDN)
一旦数据发射器100被强制处于高z模式，TXDP和TXDN就被提高到VTT，零差分串行化数据通过通道被发出，并由位于数据接收器200的信号检测电路检测。信号检测电路判定无有效输入数据，把SigDetOut标记为低电平，并把UpChTxEn改为高电平。UpChTxEn＝High启动上行通道发射器600，并禁用位于数据接收器的电阻端接电路123(RXRDis＝High，意味着RXDP和RXDN端接无限大的电阻)。随后，上行通道数据出自上行通道发射器逻辑700，例如UpChTxData＝High(为′1′的上行通道数据)，尾电流Ibias全部经过RXDN支路，没有任何电流经过RXDP支路，从而RXDN＝Low(等于VTT-500Ohm*Ibais)，并且RXDP＝High(等于VTT)。上行通道接收器500比较TXDN与TXDP。如果TXDN比TXDP低迟滞阈值以上，那么上行通道接收器500输出逻辑高电平；如果TXDN比TXDP高迟滞阈值以上，那么上行通道接收器500输出逻辑低电平。
在AC耦接模式下刚刚开始上行通道数据传输时，在位于数据接收器200的RXDP和RXDN的0.8*VDD+(TXDP-TXDN)下，隔直流电容器CP和CN被完全充电。虽然存在从数据接收器200向上游传送给数据发射器100的上行通道数据，不过出自上行通道发射器600的DC电流Ibias流经隔直流电容器，从而隔直流电容器开始通过尾电流源放电，从而当传送越来越多的上行通道数据时，RXDP和RXDN开始在电压方面变低。我们知道，当先前完全充电的电容器开始放电时，Δt＝C*ΔVcap/Icap，这意味着电容器越大和/或尾电流Ibias越小，电容器放电将更长更慢。借助nF数量级的隔直流大电容器和几mA的较小放电电流Ibias，RXDP和RXDN放电很慢，它们的共模电压也很慢地降低。于是，只要尾电流源保持饱和，就可维持恒定的DC尾电流Ibias。例如，借助CP＝CN＝10nF的隔直流电容器和5mA的尾偏流Ibias，在数据发射器100的300mV的共模电压跳变可被容易地传递给数据接收器200。位于尾电流源设备TBIAS(图5)的漏极-源极电压(VDS)足以保持该设备处于饱和状态，以确保恒定的电流源。
从而，在VDD＝1.0V下，Δt＝C*ΔVcap/Icap＝10nF*[0.8*VDD+300mV-300mv]/5mA＝1.6微秒。该时间量(1.6微秒)足够长，足以完成一组FFE抽头系数的传输。此外，由于RXDP和RXDN以相同的速率放电，因此它们的差分电压被保持，从而在数据发射器一侧的差分电压TXDP-TXDN也被保持。位于数据发射器100的上行通道接收器500比较TXDN和TXDP。如果TXDN比TXDP低迟滞阈值以上，那么上行通道接收器500输出为高。如果TXDN比TXDP高迟滞阈值以上，那么上行通道接收器400输出为低。
当完成AC耦接模式下的上行通道数据传输时，位于数据接收器200的上行通道发射器逻辑400禁用上行通道发射器100(UpChTxEn＝Low)。类似地，在数据发射器100，一旦上行通道接收器逻辑400完成更新FFE抽头系数，它就禁用上行通道接收器500，并使数据发射器100开始再次传送伪随机数据。当重新开始传送伪随机数据时，数据发射器100输出TXDP和TXDN快速把共模电压从VTT降到VTT-(TXDP-TXDN)。净压降(TXDP-TXDN)被透明地传给数据接收器输入RXDP和RXDN。从而，RXDP和RXDN在比正常的0.8*VDD低得多的共模电压下启动，并且对于数据接收器200来说，必须等待一段时间以恢复回0.8*VDD，以便正确地把输入的高速差分数据采样。由于隔直流电容器以nF为单位，因此需要小的串联电阻器来获得小的时间常数，从而加速共模电压恢复。于是，一旦上行通道发射器600完成传送最后的上行通道数据，就立即差动地在100 Ohm下启动位于数据接收器200的电阻端接电路123。这样，隔直流电容器将通过与共模偏压电路124的等效阻抗串联的50 Ohm端接电阻器放电。于是，重要的是把共模偏压电路124设计成低阻抗。此外，电路124应被设计成主动帮助加速所述恢复。一种简单的实现是使用调压器主动地把共模电压始终控制在0.8*VDD。一旦数据接收器共模电压被恢复到合理的工作范围中，数据接收器200就开始正常地对输入的差分高速数据采样。随后继续进行均衡处理。
图9图解说明如上参考图8说明的AC耦接模式下的操作的信号电平，其中隔直流电容器CP和CN耦接在从数据发射器到达的RXDP和RXDN信号的通路中，这些电容器一般具有10nF的值。从左到右观察该图，附图标记320表示在数据发射器传送PRBS的期间，在数据接收器的输入端呈现的数据信号RXDP和RXDN。这之后是约100纳秒的时间间隙330，在该时间内，数据发射器被禁用(如上所述)，并且上行通道数据接收器准备好发射。附图标记340表示传输开始时的UpChTxData的信号电平。从图9中可看出并且如上关于图8所述，在AC模式操作中，由于开始UpChTXData传输时隔直流电容器CN和CP的充电状态的缘故，在开始UpChTXData信号的传输时UpChTXData信号的共模方面存在数量为(RXDP-RXDN)的有益跳跃。但是，当隔直流电容器上的电压衰减时，UpChTxData信号的电平降低，如图所示结束于约0.77V和1.10V的电平。如同上面关于图7说明的DC模式例子中一样，UpChTxData被传送大约1微秒。接下来是另一时间间隙350，在该时间内，上行通道发射器被禁用，数据发射器再次准备好工作。数据发射器在360开始传输PRBS。在PRBS传输的开始时360，TXDP和TXDN的共模电压的上述降低是明显的。另外如图9中所示，共模电压的恢复时间一般约为2微秒(直到间隔370为止)。在该时间内，最好不进行或者以其他方式放弃数据接收器接收的PRBS信号的眼图开度的测量，这样的测量并不代表真实的操作。在间隔370，共模已被恢复，PRBS信号测量可重新开始。
虽然根据本发明的一些优选实施例说明了本发明，不过本领域的技术人员会明白可对其做出许多修改和提高，而不会脱离只由下面附加的权利要求限定的本发明的真实范围和精神。
本发明适用于数据通信系统和方法。