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1、10申请公布号CN104205268A43申请公布日20141210CN104205268A21申请号201380015907922申请日2013020161/596,68920120208US13/592,03720120822US13/595,97620120827USH01G4/30200601H01L23/12200601H05K3/4620060171申请人苹果公司地址美国加利福尼亚72发明人SX阿诺德DP基德SA玛尤CP姆林斯DR派珀JM托马T肯玉74专利代理机构中国国际贸易促进委员会专利商标事务所11038代理人罗亚男54发明名称三维无源多器件结构57摘要本发明公开了器件的堆叠阵。
2、列。在一个实施例中，器件的第一层和第二层电耦接并机械耦接至内插器，所述内插器具有设置在所述第一层和第二层之间的被封装的第三器件层。所述第一层可被配置为将所述堆叠阵列附接至主机印刷电路板。所述内插器可耦接所述第一层和所述第二层上的器件之间的信号。30优先权数据85PCT国际申请进入国家阶段日2014092386PCT国际申请的申请数据PCT/US2013/0244432013020187PCT国际申请的公布数据WO2013/119471EN2013081551INTCL权利要求书4页说明书9页附图15页19中华人民共和国国家知识产权局12发明专利申请权利要求书4页说明书9页附图15页10申请公布。
3、号CN104205268ACN104205268A1/4页21一种竖直堆叠集成阵列，包括第一层，所述第一层包括第一无源器件；第一导电边缘板和第二导电边缘板，所述第一导电边缘板和第二导电边缘板中的每一者均电连接至所述第一无源器件；第二层，所述第二层设置在所述第一导电边缘板和第二导电边缘板之间，所述第二层包括第二无源器件，所述第二无源器件被封装在所述第二层内；以及第三层，所述第三层包括具有减小尺寸的占有面积的电触点的第三无源器件，所述电触点被配置为通过微过孔的方式将所述第二无源器件电连接至外部电路，其中所述第一导电边缘板和第二导电边缘板电连接所述第一层和第三层，并且其中所述第二层设置在所述第一层和。
4、所述第三层之间，其中所述竖直堆叠集成阵列具有高堆积密度。2根据权利要求1所述的竖直堆叠集成阵列，其中所述外部电路被布置在电连接且机械连接至所述第三无源器件的主机印刷电路板PCB上。3根据权利要求1和2所述的竖直堆叠集成阵列，其中所述第二层为具有至少两层的PCB。4根据权利要求3所述的竖直堆叠集成阵列，其中所述第一无源器件为大型去耦电容，所述第二无源器件为中等去耦电容，并且所述第三无源器件为高频去耦电容。5根据权利要求3所述的竖直堆叠集成阵列，其中所述第一无源器件为中等电容，所述第二无源器件为高频去耦电容，并且所述第三无源器件为大型去耦电容。6根据权利要求4和5所述的竖直堆叠集成阵列，其中所述三。
5、层中的电容每个彼此并联电连接。7根据权利要求6所述的竖直堆叠集成阵列，其中所述三层中的电容一起充当多量程上限模块。8根据权利要求4所述的竖直堆叠集成阵列，其中所述大型电容垂直于所述中等电容布置，并且所述中等电容垂直于所述高频电容布置。9根据权利要求8所述的竖直堆叠集成阵列，其中所述第三层由多个高频电容组成，并且所述第二层由多个中等电容组成。10一种用于组装竖直堆叠集成阵列的方法，包括将第一无源器件嵌入在第一印刷电路板PCB内；形成用于微过孔的孔，所述孔穿过所述第一PCB的第一表面足够深以露出所述第一无源器件的电连接器；用导电金属电镀所述孔以形成所述微过孔，从而将所述微过孔电耦接至所述第一无源器。
6、件的电连接器；用导电金属基片对所述第一PCB进行边缘电镀；将第二无源器件机械耦接至所述第一PCB的第一表面；通过所述微过孔将所述第一无源器件电耦接至所述第二无源器件；将第三无源器件机械耦接至所述第一PCB的第二表面；通过所述边缘电镀层将所述第三无源器件电耦接至所述第二无源器件；以及将所述第二无源器件机械耦接且电耦接至主机PCB，权利要求书CN104205268A2/4页3其中所述竖直堆叠集成阵列通过竖直地堆叠所述第一无源器件、第二无源器件和第三无源器件来最小化在所述主机PCB上占据的表面积。11根据权利要求10所述的方法，其中所述第二无源器件上的电引脚通过被布置在所述第一PCB的第一表面上的导。
7、电迹线被电耦接至所述微过孔。12根据权利要求11所述的方法，其中形成所述微过孔由激光钻执行。13根据权利要求12所述的方法，其中所述第一无源器件相对于所述第二无源器件被垂直地布置。14一种计算系统，包括主机印刷电路板PCB；以及减小的占有面积的去耦电容模块，包括中间层，包括具有第一表面和第二表面的模块PCB，设置在所述模块PCB的周边部分上的边缘电镀层，所述边缘电镀层被布置为耦接所述模块PCB的第一表面和第二表面之间的电信号，器件层，包括第一去耦电容，所述第一去耦电容机械耦接至所述模块PCB的第一表面并直接电耦接至所述模块PCB上的边缘电镀层，附接层，包括第二去耦电容，所述第二去耦电容机械耦接。
8、至所述模块PCB的第二表面并直接电耦接至所述模块PCB上的边缘电镀层，封装在所述模块PCB内并通过微过孔与所述第二去耦电容电通信的第三去耦电容，所述微过孔从所述第三去耦电容延伸，并且穿过所述模块PCB的第一表面，其中所述第二去耦电容通过被布置在所述主机PCB的表面部分上的至少导电迹线机械耦接并电耦接至所述主机PCB上的电路，并且其中所述中间层、器件层和附接层相对于彼此竖直地设置。15根据权利要求14所述的计算系统，其中所述第一去耦电容为大型去耦电容，所述第二去耦电容为高频去耦电容，并且所述第三去耦电容为中等去耦电容。16根据权利要求14所述的计算系统，其中当与水平布置的构形中的电通路长度比较时。
9、，所述去耦电容之间的电通路通过所述器件的竖直布置能被大大地缩短。17根据权利要求14所述的计算系统，其中被封装在所述模块PCB内的所述第三去耦电容由于其在所述模块PCB内部的位置所提供的扩展的表面积能具有更有效的散热。18根据权利要求15所述的计算系统，其中所述附接层包括多个高频去耦电容。19根据权利要求18所述的计算系统，其中所述多个高频去耦电容串联电连接。20根据权利要求14所述的计算系统，其中所述边缘电镀层被布置在所述模块PCB的两个相对周边边缘上。21一种竖直堆叠集成阵列，包括第一层，包括具有第一表面和第二表面的薄印刷电路板PCB，设置在所述薄PCB的第一表面和第二表面上的多个表面安装。
10、特征，以及导电边缘电镀层，所述导电边缘电镀层被布置在所述薄PCB的周边部分上且被配置为将来自所述薄PCB的第一表面的信号电耦接至所述薄PCB的第二表面；第二层，包括电耦接至所述薄PCB的第一表面上的所述多个表面安装特征中的至少一权利要求书CN104205268A3/4页4个的集成电路；以及第三层，包括多个无源器件，所述多个无源器件电耦接至所述薄PCB的第二表面上的多个所述表面安装特征并被配置为通过所述导电边缘电镀层的方式将所述集成电路电连接至外部电路，其中所述导电边缘电镀层电连接所述第二层和第三层，并且其中所述薄PCB最小化所述竖直堆叠集成电路的整体高度，从而增加竖直堆积密度。22根据权利要求。
11、21所述的竖直堆叠集成阵列，其中所述第三层的所述多个无源器件被电连接并机械连接至主机PCB，所述主机PCB充当所述外部电路的基板。23根据权利要求21和22所述的竖直堆叠集成阵列，其中所述薄印刷电路板为约02毫米厚。24根据权利要求2123所述的竖直堆叠集成阵列，其中在信息被传输给所述外部电路之前所述多个无源器件与所述集成电路合作以完成操作。25根据权利要求24所述的竖直堆叠集成阵列，其中所述竖直堆叠集成阵列与所述主机PCB之间的连接的数量能通过在将信息传输至所述外部电路之前完成至少一个操作而被减少。26根据权利要求23所述的竖直堆叠集成阵列，其中与所述集成电路相关联的所述表面安装特征选自基体。
12、模型和焊料球栅阵列。27根据权利要求23所述的竖直堆叠集成阵列，其中所述边缘电镀层横跨所述薄PCB的一个边缘是连续的。28根据权利要求23所述的竖直堆叠集成阵列，其中所述竖直堆叠集成阵列的小占有面积允许将所述集成电路及其相关联的无源器件定位成靠近电源。29一种用于组装竖直堆叠集成阵列的方法，包括用导电金属基片对薄印刷电路板PCB进行边缘电镀；在所述薄PCB的第一表面和第二表面上施加多个表面安装特征；将第一器件机械耦接至所述薄PCB的第一表面；将第二无源器件机械耦接至所述薄PCB的第二表面；将所述第二无源器件通过所述边缘电镀层电耦接至所述第一器件；以及将所述第二无源器件机械耦接并电耦接至主机PC。
13、B，其中所述竖直堆叠集成阵列通过竖直地堆叠所述第一器件和第二器件最小化在所述主机PCB上占据的表面积，并且其中所述薄PCB的低垂直外形最小化所述竖直堆叠集成阵列的竖直堆叠高度。30根据权利要求29所述的方法，其中所述第一器件上的电引脚通过布置在所述薄PCB的第一表面上的导电迹线被电耦接至所述边缘电镀层。31根据权利要求30所述的方法，其中所述第一器件为集成电路。32根据权利要求29所述的方法，其中所述第一器件为去耦电容。33根据权利要求32所述的方法，其中所述第一无源器件相对于所述第二无源器件被垂直地布置。34一种计算设备，包括具有连接电路的主机印刷电路板PCB；以及权利要求书CN104205。
14、268A4/4页5减小的占有面积的无源器件模块，包括中间层，包括具有第一表面和第二表面的薄PCB，设置在所述薄PCB的周边部分上的边缘电镀层，所述边缘电镀层被布置为耦接所述薄PCB的第一表面和第二表面之间的电信号，器件层，包括机械耦接至所述薄PCB的第一表面并直接电耦接至所述薄PCB上的所述边缘电镀层的第一无源器件，以及附接层，包括机械耦接至所述薄PCB的第二表面并直接电耦接至所述薄PCB上的所述边缘电镀层的第二无源器件，其中所述第二无源器件机械耦接并电耦接至所述主机PCB上的所述连接电路，并且其中所述第一无源器件和第二无源器件与所述边缘电镀层之间的直接连接缓解了对横跨所述薄PCB的第一表面和。
15、第二表面二者的电表面迹线的需要。35根据权利要求34所述的计算设备，其中所述第一无源器件为大去耦电容，并且所述第二无源器件为小去耦电容。36根据权利要求35所述的计算设备，其中所述附接层包括多个小去耦电容，所述多个小去耦电容在所述薄PCB上占据的区域的量类似于所述大去耦电容。37根据权利要求34所述的计算设备，其中当与和水平布置的构形相关联的电通路长度比较时，所述第一无源器件和第二无源器件之间的电通路通过所述器件的垂直布置可被大大地缩短。38根据权利要求36所述的计算设备，其中所述附接层和器件层二者中的所述无源器件的每个均并联电连接。39根据权利要求34所述的计算设备，其中所述边缘电镀层被布置。
16、在所述薄PCB的两个相对边缘上。40根据权利要求34所述的计算设备，其中所述薄PCB为约02毫米厚。权利要求书CN104205268A1/9页6三维无源多器件结构技术领域0001所述实施例整体涉及无源电子器件并且更具体地涉及无源器件的三维结构阵列。背景技术0002随着技术进步，一般来讲，产品设计并且特别是移动产品设计，变得越来越小。尽管表面安装电子器件的使用使得尺寸减小一定量，但产品设计尺寸继续被迫使变得更小。被表面安装部件占用的物理区域所带来的限制现在正阻碍尺寸的减小。在许多情况下，在电路板上方的空间被浪费，当例如单个大型器件需要在电路板上方被允许一定量空间时。0003需要克服由被表面安装器。
17、件占用的物理区域所导致的设计限制以支持更小的且更紧凑的产品设计。因此，需要一种方法来增加电子器件的密度以允许更小的产品设计。发明内容0004所述实施例涉及用于在主机印刷电路板上的小区域中有效地堆叠多个电子器件的装置、系统和方法。0005在一个实施例中公开了竖直堆叠集成阵列。所述竖直堆叠集成阵列包括至少以下方面1具有至少第一无源器件的第一层；2第一导电边缘板和第二导电边缘板，它们各自电连接至所述第一无源器件；3设置在所述第一导电边缘板和第二导电边缘板之间的第二层，所述第二层包括被封装在所述第二层内的第二无源器件；以及4包括至少第三无源器件的第三层，所述第三无源器件具有小占有面积FOOTPRINT。
18、的电触点，所述电触点被配置为通过微过孔的方式将所述第二无源器件电连接至外部电路。所述外部电路为主机印刷电路板的一部分。所述第二层被设置在所述第一层和所述第三层之间。所述竖直堆叠集成阵列具有高堆积密度。0006在另一实施例中公开了一种用于竖直堆叠集成阵列的组装方法。所述组装方法包括至少以下步骤1将第一无源器件嵌入到小印刷电路板PCB内；2形成用于微过孔的孔，所述孔穿过所述小PCB的第一表面足够深以露出所述第一无源器件的电连接器；3用导电金属电镀所述孔以形成微过孔，从而将所述微过孔电耦接至所述第一无源器件的电连接器；4用导电金属基片边缘电镀所述小PCB；5将第二无源器件机械耦接至所述小PCB的第一。
19、表面；6将所述第一无源器件通过所述微过孔电耦接至所述第二无源器件；7将第三无源器件机械耦接至所述所述小PCB的第二表面；8将所述第三无源器件通过所述边缘电镀层电耦接至所述第二无源器件；以及9将所述第二无源器件机械耦接并电耦接至主机PCB。竖直堆叠集成阵列通过竖直堆叠所述第一无源器件、第二无源器件和第三无源器件最小化被所述主机PCB上的无源器件占据的表面积。0007在另一实施例中公开了一种计算系统。所述计算系统包括至少以下器件1主机印刷电路板PCB；以及2减小的占有面积的去耦电容模块。所述减小的占有面积的去耦电容模块包括至少以下方面1中间层，包括具有第一表面和第二表面的模块PCB；2边缘电镀层，。
20、所述边缘电镀层设置在所述模块PCB的周边部分上并被布置用于耦接所述模说明书CN104205268A2/9页7块PCB的第一表面和第二表面之间的电信号；3器件层，包括机械耦接至所述模块PCB的第一表面并直接电耦接至所述模块PCB上的边缘电镀层的第一去耦电容；4附接层，包括机械耦接至所述模块PCB的第二表面并直接电耦接至所述模块PCB上的边缘电镀层的第二去耦电容；以及5被封装在所述模块PCB内并通过微过孔与所述第二去耦电容电通信的第三去耦电容，所述微过孔从所述第三去耦电容延伸并穿过所述模块PCB的第一表面。所述第二去耦电容通过被布置在所述第一PCB的表面部分上的至少导电迹线被机械耦接并电耦接至所述。
21、主机PCB上的电路。中间层、器件层和附接层相对于彼此竖直地设置。0008在另一实施例中公开了一种竖直堆叠集成阵列。所述竖直堆叠集成阵列包括至少以下方面1第一层；2第二层；以及3第三层。所述第一层包括至少以下方面1具有第一表面和第二表面的薄印刷电路板PCB；2设置在所述薄印刷电路板的第一表面和第二表面上的多个表面安装特征；以及3导电边缘电镀层，所述导电边缘电镀层被布置在所述薄印刷电路板的周边部分上并被配置成将信号从所述薄PCB的第一表面电耦接至所述薄PCB的第二表面。所述第二层包括至少集成电路，所述集成电路电耦接至所述薄PCB的第一表面上的表面安装特征中的至少一个。所述第三层包括至少多个无源器件。
22、，所述多个无源器件电耦接至所述薄印刷电路板的第二表面上的表面安装特征并被配置为通过导电边缘电镀层的方式将所述集成电路电连接到外部电路。导电边缘电镀层电连接所述第二层和第三层。所述薄PCB最小化所述竖直堆叠集成阵列的整体高度，从而增加竖直堆积密度。0009在另一实施例中公开了一种用于组装竖直堆叠集成阵列的方法。所述方法包括至少以下步骤1用导电金属基片对薄PCB进行边缘电镀；2在所述薄PCB的第一表面和第二表面上施加多个表面安装特征；3将第一器件机械耦接至所述薄PCB的第一表面；4将第二无源器件机械耦接至所述薄PCB的第二表面；5将所述第二无源器件通过边缘电镀层电耦接至所述第一器件；以及6将所述第。
23、二无源器件机械耦接并电耦接至主机PCB。竖直堆叠集成阵列通过竖直堆叠所述第一器件和第二器件最小化在所述主机PCB上占据的表面积。所述薄PCB的薄型性质最小化所述竖直堆叠集成阵列的竖直高度。0010在另一个实施例中公开了计算设备。所述计算设备包括至少以下方面1具有连接电路的主机印刷电路板PCB；以及2减小的占有面积的无源器件模块。所述减小的占有面积的无源器件模块包括至少以下方面1中间层，包括具有第一表面和第二表面的薄PCB；2设置在所述薄PCB的周边部分上的边缘电镀层，所述边缘电镀层被布置用于耦接所述薄PCB的第一表面和第二表面之间的电信号；3器件层，包括机械耦接至所述薄PCB的第一表面并直接电。
24、耦接至所述薄PCB上的边缘电镀层的第一无源器件；以及4附接层，包括机械耦接至所述薄PCB的第二表面并直接电耦接至薄PCB上的边缘电镀层的第二无源器件。所述第二无源器件通过被布置在所述主机PCB的表面部分上的至少导电迹线被机械耦接并电耦接至所述主机PCB上的连接电路。所述第一无源器件和第二无源器件与所述边缘电镀层之间的直接连接缓解对横跨所述薄PCB的第一表面和第二表面的电表面迹线的需要。附图说明0011所述实施例通过下面结合附图的具体描述将更易于理解，其中类似的附图标记表说明书CN104205268A3/9页8示类似的结构元件，并且其中0012图1为堆叠阵列的一个实施例的框图；0013图2为堆叠。
25、阵列的一个实施例的分解图；0014图3为堆叠阵列的另一实施例的分解图；0015图4A和图4B示出堆叠阵列的两种可能电路实施；0016图5为堆叠阵列的另一实施例的框图；0017图6为堆叠阵列的另一实施例的分解图；0018图7为堆叠阵列的另一实施例的框图；0019图8为堆叠阵列的另一实施例的分解图；0020图9为堆叠阵列的另一实施例的框图；0021图10为堆叠阵列的另一实施例的分解图；0022图11为堆叠阵列另一实施例的框图；0023图12为堆叠阵列的一个实施例的分解图；0024图13为堆叠阵列的另一实施例的框图；0025图14为堆叠阵列的另一实施例的分解图；0026图15为堆叠阵列的另一实施例的。
26、分解图；0027图16为堆叠阵列的示意图；0028图17A和图17B示出用于去耦电容实现的可能面积使用；0029图18为堆叠阵列的另一实施例的框图；0030图19为堆叠阵列的另一实施例的分解图；0031图20为堆叠阵列的另一实施例的框图；0032图21为堆叠阵列的另一实施例的分解图；0033图22为堆叠阵列的另一实施例的框图；0034图23为堆叠阵列的另一实施例的分解图；0035图24示出安装在主机PCB上的堆叠阵列的一个实施例；0036图25为描述组装堆叠阵列的过程的流程图；以及0037图26为描述组装堆叠阵列的另一过程的流程图。具体实施方式0038根据本申请的方法和装置的代表性应用在本部分。
27、描述。提供这些实例的目的仅是为了添加上下文并有助于理解所述实施例。因此，对于本领域的技术人员而言将显而易见的是，可在没有这些具体细节中的一些或全部的情况下实践所述实施例。在其他情况下，为了避免不必要地使所述实施例费解，未详细描述熟知的工序。其他应用也是可能的，使得以下实例不应视为限制性的。0039可单独地或以任何组合方式来使用所述实施例的各方面、实施例、具体实施或特征。在以下详细说明中，参考了形成说明书一部分的附图，在附图中以举例说明的方式示出了根据所述实施例的具体实施例。虽然这些实施例描述得足够详细，以使本领域的技术人员能够实践所述实施例，但应当理解，这些实例不是限制性的；使得可使用其他实施。
28、例，并且可在不脱离所述实施例的实质和范围的情况下做出改变。说明书CN104205268A4/9页90040诸如电容、电感、电阻等的无源器件在电子设计中被普遍使用。更具体地，无源器件可安装在可包括电互连器也被称为导电迹线在内的印刷电路板PCB的表面上。然而，在常规布置中，无源器件被侧向地安装到PCB，以这样的方式使得PCB的宝贵表面积得以利用。这样做对PCB的器件密度产生了不利影响。因此，减小专用于无源器件的PCB表面积的量可导致既增加器件密度又最终减小在其中安置电子器件所需的产品的量。例如，至少部分无源器件可被竖直地堆叠以具有减小专用于无源器件的PCB表面积的量的效果而不影响PCB的功能，而不。
29、是将无源器件侧向地安装到PCB的表面。减小用于安装无源器件的PCB表面积的另一种方法可依赖于将至少一个无源器件嵌入到PCB基板内部。在其他实施例中，可将集成电路板嵌入到带有或者不带有无源器件的PCB基板内。0041在一个实施例中，无源器件的堆叠阵列本文以后指“堆叠阵列”包括附接器件的第一层，所述附接器件可用于将堆叠阵列附接到主机PCB、柔性电路或任何其他合适的技术。通常，附接器件可包括还可在堆叠阵列内使用的无源器件。因此，附接器件不仅可用于将堆叠阵列附接到主机PCB，而且它们还可在堆叠阵列内是电功能性的。0042在另一个实施例中，堆叠阵列还可包括中间层。中间层可被称为内插器。内插器的一侧可用于。
30、电耦接并机械耦接到附接器件。内插器的相对侧可用于支持并耦接至无源器件的第二层。在一个实施例中，内插器可为具有约02毫米高度的双面印刷电路板。0043在另一个实施例中，安装球诸如焊球或焊料凸块可用作第一附接层。在另一个实施例中，内插器可被可封装无源器件以及支持且耦接至内插器上面和下面的其他无源器件的内插器替代。0044图1为堆叠阵列100的一个实施例的框图。堆叠阵列100可包括附接层102、内插器104以及器件层106。无源器件可用于形成附接层102和器件层106。无源器件可包括电阻、电感、电容、二极管等。在该示例性实施例中，附接层102可包括与器件层106中的器件尺寸相比相对较大的器件。例如，。
31、附接层102可为相对大尺寸的电容，而器件层106可包括相对小尺寸的电容。对器件层106和附接层102中器件的此类器件选择是受例如所需的电路实现影响的。堆叠阵列100的设计具有灵活性以支持各种位置和取向的各种器件尺寸。图1用于示出堆叠阵列100的一般性组成；然而，器件的取向可变化很大，因为器件的布置可具有许多自由度，所述自由度由器件尺寸和堆叠阵列100的整体尺寸限制。0045附接层102可电耦接并机械耦接至内插器104。边缘电镀层108可用于将信号从内插器的一侧耦接至另一侧。边缘电镀层108可用铜或者可沉积于内插器108上的其他金属完成。边缘电镀层108可有利地减小或消除对内插器104中或者内插。
32、器104上的通孔或微过孔110或其他导电迹线的需要以耦接附接层102和器件层106之间的信号。尽管只有三个无源器件在堆叠阵列100的框图中被示出，但无源器件的其他组合和因此其他数量是可能的。应当指出的是，在一些实施例中通孔或微过孔还可用于将信号从内插器的一侧耦接至另一侧。0046图2是堆叠阵列100的一个实施例的分解图200。分解图200示出附接层102、内插器104和器件层106。在与传统无源器件安装技术比较时，在堆叠阵列100内使用堆叠无源器件增加在固定区域内可使用的无源器件的数量。附接层102中包含的器件比器件层106中包含的器件可相对较大，使得设计者将器件定位在器件层106中以减小导电。
33、迹线长度并且增加器件部件密度。在该实施例中，器件层106中的器件被配置为平行于附接层102说明书CN104205268A5/9页10中的器件。其他实施例可支持其他构形，例如器件层106中的器件垂直于附接层102中的器件。0047器件层106中的器件可被附接到内插器104。在一个实施例中，器件层106中的器件可为表面安装器件，所述表面安装器件可使用例如焊料电连接至内插器104。与器件层106中的器件对应的基体模型LANDPATTERNS202焊料模型被示出在内插器104上。与附接层102上的器件对应的基体模型还可被放置在内插器104上；然而，为了清楚起见这些基体模型未在该视图中示出。因此，附接层。
34、102中的器件还可被焊接到内插器104。该视图中未示出的是边缘电镀层108结构，所述边缘电镀层108结构可用于将信号从内插器104的一侧耦接至另一侧。通孔或微过孔110未示出还可用于通过如图1所示的内插器104耦接信号。0048图3是堆叠阵列100的另一实施例的分解图300。在该实施例中，器件层106的器件可垂直于附接层102上的器件放置。这样，例如导电迹线长度可为最优，或者无源器件之间的信号串扰可减小。内插器104上的基体模型302可对应于器件层106中器件的取向而改变。该实施例的其他方面可与图2中示出的实施例共享。0049图2和图3的实施例可基于设计者所需的电路实现来选择。电路实现可驱动器。
35、件布置的构形。图4A4B示出两种可能的电路实现。图4A示出器件层106的器件串联连接并进一步并联连接到附接层102的器件。图4B示出所有器件102和106并联连接。图4A4B不是意在穷举，而是示例性的，示出可被堆叠阵列100支持的可能构形。本领域的技术人员将认识到其他构形是可能的。任何特定的电路实现可影响附接层102和附加的106层上器件的布置。通常，器件可被布置以最小化导电迹线长度，减少或避免使用过孔，减小寄生电感或影响其他设计目标。0050图5为堆叠阵列500的另一实施例的框图。堆叠阵列500包括附接层502、内插器504和器件层506。在该实施例中，包含在附接层502中的器件比包含在器件。
36、层506中的器件尺寸上可相对较小。此外，器件尺寸的选择可受设计目标的影响。堆叠阵列500和总的来说堆叠阵列设计在支持许多器件尺寸和器件取向方面为设计者提供灵活性。边缘电镀层结构508可用于耦接附接层502和器件层506之间的信号。微过孔或通孔510还可用于耦接内插器504上的信号。0051图6为堆叠阵列500的一个实施例的分解图600。如图所示，该实施例可包括附接层502、内插器504和器件层506。如上所述，形成附接层502的器件比形成器件层506的器件尺寸上相对较小。对应于附接层502和器件层506中器件的基体模型可放置在内插器504上以将层502、层506电耦接并机械耦接至内插器504。。
37、对应于器件层506中器件的基体模型602被示出在内插器504上。为了清楚起见，对应于附接层502中器件的基体模型未示出。如图2和图3中所述，附接层502和/或器件层506内器件的取向可变化以适应任何特定的电路实现和电路设计目标。0052图7为堆叠阵列700的另一实施例的框图。堆叠阵列700可包括附接层702、内插器704和器件层706。在该实施例中，附接层702中包括的器件可与器件层706中包括的器件具有大约相同的尺寸。如上所述，选择使用大约相同尺寸的器件可受设计需求的影响例如，要实现的特定电路。堆叠阵列700和总的来说堆叠阵列设计在支持许多器件尺寸和器件取向方面向设计者提供灵活性。如上所述，。
38、附接层702和器件层706中的器件说明书CN104205268A106/9页11可以许多方式被取向以实现设计目标，例如减小迹线长度。边缘电镀层708可用于耦接附接层702和附加层706之间的信号。0053图8为堆叠阵列700的一个实施例的分解图800。在该实施例中，附接层702中的器件可垂直于器件层706中的器件布置。附接层702和器件层706中的器件之间的此类取向可例如优化迹线长度或减小信号串扰。如前，对应于附接层702和器件层706中器件的基体模型802可放置在内插器704上，以将层702、层706电耦接并机械耦接至内插器704。对应于器件层中器件的基体模型802示出在内插器704上。为了。
39、清楚起见，用于附接层702中器件的基体模型未示出。0054图9为堆叠阵列900的另一实施例的框图。堆叠阵列900包括附接层902、内插器904和器件层906。附接层902可包括焊球、焊料凸块或如图所示的其他金属安装球。内插器904可将诸如无源器件的器件908封装在内插器902的界限内。无源器件可为电阻、电感、电容、二极管等。将器件908封装在内插器904内通过将无源器件放置在换句话讲不使用的空间中可在产品设计中节省空间。在该示例性实施例中，示出了两个无源器件908。其他实施例可具有多于两个或少于两个的封装器件。在该框图中，堆叠阵列900可在器件层906中具有单个器件。其他实施例可在器件层906。
40、中具有两个或更多的器件。通过用于安装球栅阵列BGA、芯片级封装CSP或类似装置的通用焊接技术可将堆叠阵列900安装到主机PCB。来自附接层902的信号可被耦接至封装器件908或器件层906。边缘电镀层910可用于将信号直接从锚层902耦接至器件层。微过孔或通孔912可用于通过内插器902耦接信号。0055图10为堆叠阵列900的一个实施例的分解图1000。该实施例包括锚层902、内插器904和器件层906。在该示例性具体实施中，锚层902可包括焊球、焊料凸块或用于附接堆叠阵列900并将信号耦接至堆叠阵列900及耦接来自堆叠阵列900的信号的其他技术上可行的装置。如图所示，两个器件908被封装在。
41、内插器904中。其他实施例可在内插器904中具有多于两个或少于两个的器件908。可通过微过孔、通孔912或其他技术上可行的装置穿过内插器904将锚层902耦接至封装器件908。其他微过孔或通孔为了清楚起见未示出可将封装器件908耦接至基体模型1002。基体模型1002可用于将器件层906机械耦接并电耦接至内插器904。另外，图9中示出的边缘电镀层910为了清楚这里省略可将来自附接层902的信号耦接至器件层906。0056图11为堆叠阵列1100的另一实施例的框图。堆叠阵列1100可包括附接层1102、内插器1104和器件层1106。内插器1104可封装器件1108。封装器件1108可为无源器件。
42、，例如电阻、电感、电容、二极管等。堆叠阵列1100可相似于堆叠阵列900；然而堆叠阵列1100可在器件层1106内包含更多器件。本领域的技术人员将认识到任何层中器件的数量可由诸如电路功能性的设计目标和堆叠阵列1110的尺寸决定。通孔或微过孔1112可将信号从附接层1102耦接至封装器件1108并且从封装器件1108耦接至器件层1106。0057图12为堆叠阵列1100的一个实施例的分解图1200。该实施例包括附接层1102、内插器1104和器件层1106。附接层1102可包括焊球、焊料凸块等。以上文中结合图10所描述的方式使用通孔或微过孔1112可将信号从附接层1102耦接至封装器件1108。。
43、基体模型1202允许器件层1106中的器件机械耦接并电耦接至内插器1104。0058图13为堆叠阵列1300的另一实施例的框图。该实施例兼有来自图1所示实施例说明书CN104205268A117/9页12的附接层的元件和图9所示内插器的元件。堆叠阵列1300可包括附接层1302、内插器1304和器件层1306。附接层1302和器件层1306可包括无源器件，诸如电阻、电感、电容、二极管等。内插器1304可封装诸如无源器件的器件1308。因此，在附接层1302和器件层1306中使用附加器件的堆叠阵列1300可具有相对较高的部件密度，部分地由于主机PCB上竖直地支持若干无源器件的区域。边缘电镀层13。
44、10可将信号从附接层1302耦接至器件层1306。使用微过孔或通孔1312可将信号从附接层1302耦接至封装器件1308或者从器件层1306耦接至封装器件1308。0059图14为堆叠阵列1300的一个实施例的分解图1400。该实施例可包括附接层1302、内插器1304和器件层1306。内插器1304可封装器件1308。基体模型1402可设置在内插器1304上以机械耦接并电耦接来自器件层1306的器件。可提供其他基体模型为了清楚起见未示出以将附接层1302电耦接并机械耦接至内插器1304。通过在内插器1304内嵌入附加无源器件堆叠阵列1400可有利地提高器件部件密度超过图1或图9的实施例可具有。
45、的器件部件密度。边缘电镀层未示出、微过孔或通孔1312可将信号从附接层1302耦接至封装器件1308并从封装器件1308耦接至器件层1306。0060图15为堆叠阵列1300的另一实施例的分解图1500。在该实施例中，附接层1502可包括与器件层1506中的器件相比相对较大的器件。堆叠阵列1300为设计者提供选择变化尺寸的无源器的灵活性件以实现不同电路。内插器1504可包括封装器件1508。由于不同信号完整性特性、不同寄生特性等此类实施例可优选于实施例1400。0061当用电容实现堆叠阵列1500时，可实现相对密集的滤波电容阵列的去耦。例如，相对较大的附接层1502器件可为大型去耦电容，封装器。
46、件1508可为中等MIDRANGE去耦电容，并且器件层1506可为高频去耦电容。这在图16中示意性地示出。通过将三种尺寸的电容耦接在一起可实现多量程上限模块MULTIRANGECAPMODULE，同时占据相对较小的区域。用堆叠阵列1500耦接将要滤波的信号诸如电压信号可是相对简单的。附接层1502仅简单展示进行直接连接的两个连接并可允许主机PCB上更短的信号路由。0062由堆叠阵列1500提供的增加的密度通过图17A和图17B示出。在图17A中，示出了大型去耦电容1502、两个中等去耦电容1508和两个高频电容1506的占有面积。占有面积可示出可用于支持分立器件的主机PCB区域的可能量；因此，。
47、图17A示出支持这五个电容所需的主机PCB区域的可能量。图17B示出堆叠阵列1500的俯视图。高频电容1506堆叠在中等电容1508封装在内插器1504中的上方，所述中等电容1508放置在大型去耦电容1502的上方。将图17B所示的堆叠阵列1500所需的区域与图17A中分立器件所需的区域相比较凸显堆叠阵列1500区域的改善的使用。0063图18为示出另一堆叠阵列实施例的框图。堆叠阵列1800包括附接层1802和内插器1804。附接层1802可包括无源器件诸如电阻、电感、电容、二极管等。在该实施例中，内插器1804可封装与先前所封装的无源器件不同的器件1806。例如，器件1806可为集成电路。在。
48、该实施例中，将信号从主机PCB耦接至封装器件1806可通过微过孔或通孔1808穿过附接层1802。这样，该实施例可通过将用于封装器件的区域与附接层1802中使用的器件的区域相结合来减小主机PCB与用于设备1806的传统安装方法相比上所需的区域。0064图19为堆叠阵列1800的一个实施例的分解图1900。如图所示，附接层1802可包括两个或更多无源器件。内插器1804可包括对应于附接层1802中器件的基体模型未示说明书CN104205268A128/9页13出。来自主机PCB的信号可通过附接层1802中的器件穿过内插器1804被耦接至封装器件1806。0065图20为堆叠阵列2000的另一实施。
49、例的框图。堆叠阵列2000可包括附接层2002、内插器2004和集成电路2006。附接层2002可包括无源器件诸如电阻、电感、电容、二极管等。在一个实施例中，集成电路2006可为球栅阵列。堆叠阵列2000可有利地使用附接层2002中的无源器件将信号从主机PCB耦接至集成电路2006。这样，与围绕且紧邻集成电路2006扩展无源器件的传统组装方法相比较可减小总面积使用。0066图21为堆叠阵列2000的一个实施例的分解图2100。堆叠阵列2000包括附接层2002、内插器2004和集成电路2006。通过基体模型2102的对应球或集成电路2106上的其他安装特征可将集成电路2006安装到内插器200。
50、4。图21示出通过使用堆叠阵列2000如何节省PCB表面区域，通过使用附接层中的无源器件不仅将集成电路2006附接到PCB，而且将信号耦接至集成电路2006并耦接来自集成电路2006的信号。0067图22为堆叠阵列2200的另一实施例的框图。堆叠阵列2200可包括附接层2202、内插器2204和器件层2206。内插器2204可封装集成电路2208。附接层2202和器件层2206中的器件可为无源器件。使用通孔或微过孔2210穿过内插器2204可耦接来自附接层2202或器件层2206的信号。通过在集成电路2208上方和下方堆叠无源器件堆叠阵列2200可增加电路密度超过传统设计技术可具有的电路密度。。