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1、(10)申请公布号 CN 103035680 A (43)申请公布日 2013.04.10 CN 103035680 A *CN103035680A* (21)申请号 201210139893.9 (22)申请日 2012.05.08 H01L 29/40(2006.01) H01L 29/04(2006.01) H01L 29/78(2006.01) (71)申请人 上海华虹 NEC 电子有限公司 地址 201206 上海市浦东新区川桥路 1188 号 (72)发明人 姚亮 刘继全 于源源 (74)专利代理机构 上海浦一知识产权代理有限 公司 31211 代理人 丁纪铁 (54) 发明名称 。
2、超级结器件 (57) 摘要 本发明公开了一种超级结器件， 器件的终端 结构的各第二沟槽的四角的拐角连线设置为由多 条互相垂直的第一短边和第二短边交替连接的结 构， 且使第一短边和第二短边和电流流动区的第 一沟槽平行或垂直， 能使得各第一沟槽的侧壁和 底部的晶面指数、 各第二沟槽各位置处的侧壁和 底部的晶面指数和半导体基底的晶面指数都属于 同一晶面族。本发明能实现第二沟槽的拐角处的 外延层填充速率和沟槽的其它位置处的外延层填 充速率都相同， 从而能实现沟槽的各处的外延层 均匀填充， 能消除第二沟槽的拐角处由于填充不 均匀而产生的缺陷， 从而能提高器件的性能。 (51)Int.Cl. 权利要求书 。
3、2 页 说明书 5 页 附图 3 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 5 页 附图 3 页 1/2 页 2 1. 一种超级结器件， 其特征在于， 包括 ： 具有第一导电类型的半导体基底 ； 形成于所述半导体基底上的具有第一导电类型的半导体外延层 ； 在所述半导体外延层上形成有电流流动区和终端结构 ； 所述电流流动区包括多个平行 排列的第一沟槽 ； 每两个相邻的所述第一沟槽间的距离都为距离一， 各所述第一沟槽的宽 度都相同 ； 所述终端结构包括多个平行排列且呈环状结构的第二沟槽， 各所述第二沟槽依 次环绕于所述电流流动区的四周 ； 在俯视平。
4、面上， 各所述第二沟槽为矩形的四角有拐角连线的环状结构， 各所述第二沟 槽包括二个相互平行的第一平行边、 二个相互平行的第二平行边、 四个拐角连线， 所述第一 平行边和所述第二平行边垂直， 四个所述拐角连线分别连接一个所述第一平行边和一个所 述第二平行边 ； 各所述第一沟槽和各所述第二沟槽的第一平行边平行 ； 各所述拐角连线由多条第一短边和多条第二短边相连而成， 各所述第一短边都和所述 第一平行边平行， 各所述第二短边都和所述第二平行边平行 ； 各所述拐角连线的一端通过 一条所述第二短边和所述第一平行边相连、 另一端通过一条所述第一短边和所述第二平行 边相连 ； 各所述拐角连线的中间位置处的各。
5、所述第一短边和各所述第二短边呈交替连接的 结构， 各所述拐角连线的不同位置处的各所述第一短边和各所述第二短边的长度能够相同 或不同， 各所述拐角连线的同一侧的不同位置处的连接点位于同一条弧线上， 该弧线相对 于所述电流流动区呈外凸结构 ； 各所述第一沟槽的侧壁和底部的晶面指数、 各所述第二沟槽各位置处的侧壁和底部的 晶面指数和所述半导体基底的晶面指数属于同一晶面族 ； 在各所述第一沟槽和各所述第二 沟槽中都填充有第二导电类型的半导体外延材料， 由填充于各所述第一沟槽和各所述第二 沟槽中的第二导电类型的半导体外延材料组成各第二导电类型柱层， 各第二导电类型柱层 之间的所述第一导电类型的半导体外延。
6、层组成各第一导电类型柱层， 各所述第一导电类型 柱层和各所述第二导电类型柱层呈交替排列的结构。 2. 如权利要求 1 所述的超级结器件， 其特征在于 ： 所述半导体基底为硅基底， 所述半导 体外延层为硅外延层， 所述半导体外延材料为硅外延材料。 3. 如权利要求 1 或 2 所述的超级结器件， 其特征在于 ： 各所述第一沟槽的侧壁和底部 的晶面指数、 各所述第二沟槽各位置处的侧壁和底部的晶面指数和所述半导体基底的晶面 指数所属的晶面族为 100 。 4. 如权利要求 1 或 2 所述的超级结器件， 其特征在于 ： 所述第一导电类型为 N 型， 所述 第二导电类型为 P 型 ； 或者， 所述第一。
7、导电类型为 P 型， 所述第二导电类型为 N 型。 5. 如权利要求 1 或 2 所述的超级结器件， 其特征在于 ： 每两个相邻的所述第二沟槽间 的距离相同、 或者不同。 6. 如权利要求 1 或 2 所述的超级结器件， 其特征在于 ： 各所述第二沟槽的宽度都等于 所述第一沟槽的宽度。 7. 如权利要求 1 或 2 所述的超级结器件， 其特征在于 ： 填充于各所述第一沟槽的各所 述第二导电类型柱层的电阻率均匀、 或者不均匀。 8. 如权利要求 1 所述的超级结器件， 其特征在于 ： 在所述电流流动区中还包括 ： 一第二导电类型的背栅形成于各所述第二导电类型柱层上部或所述背栅形成于各所 权 利 。
8、要 求 书 CN 103035680 A 2 2/2 页 3 述第二导电类型柱层上部并延伸到各所述第二导电类型柱层上部两侧的所述第一导电类 型柱层中 ； 一第一导电类型的源区形成于各所述背栅中 ； 绝缘控制电极， 形成于所述电流流动区的所述半导体外延层上部， 该绝缘控制电极由 栅介质层和栅极组成 ； 所述绝缘控制电极覆盖各所述背栅的一部分并形成沟道区， 该沟道 区用于形成沟道电流将所述源区和各所述第一导电类型柱层连接起来 ； 绝缘钝化层， 覆盖在所述绝缘控制电极的顶部和周围 ； 源极， 由连续覆盖在所述绝缘钝化层之上并和所述源区连接的第一金属层组成 ； 漏极， 由形成于所述半导体基底的背面的第。
9、二金属层组成。 权 利 要 求 书 CN 103035680 A 3 1/5 页 4 超级结器件 技术领域 0001 本发明涉及一种半导体集成电路器件， 特别是涉及一种超级结器件。 背景技术 0002 现有超级结器件采用交替排列的 N 型和 P 型柱层的结构。对于 N- 沟道的超级 结 MOSFET， 该结构在导通状态下， 导通电流流经 N 型柱层 ； 在截至状态下， P 型柱层和 N 型 柱层相互耗尽可以获得高的击穿电压。由于不担心击穿电压的降低可以采用较薄的 N 型 外延层和较高的 N 型掺杂量， 所以在维持高的击穿电压的情况下可以获得较低的导通电阻 （Rson） 。对 P- 沟道的超级结。
10、 MOSFET， 则刚好相反。 0003 尽管对于现有超级结器件可以在维持较高击穿电压的同时提供较低的 Rson， 但其 中有诸多问题还待解决， 比如 P 柱层和 N 柱层的形成方法问题， 终端结构的设计问题等。 0004 对于现有超级结器件的终端结构设计， 则不能像现有垂直双扩散金属 - 氧化物半 导体场效应晶体管 （VDMOS） 采用浮环和场板的设计， 因为超级结器件的外延层掺杂比一般 VDMOS 的浓。现有超级结器件的终端结构一般采用环形沟槽设计， 即现形成环形沟槽后， 再 在环形沟槽中填充外延层材料如硅外延层来形成 P 型柱层或 N 型柱层。而环形沟槽对硅外 延填充是一个挑战， 因为外。
11、延生长和晶向有关， 不同的晶向外延生长速率不同， 填充能力也 不同。对于终端结构来说， 终端环的拐角处是填充的薄弱位置， 因其具有不同的晶向， 硅外 延填充后一般会有缺陷 （空洞） 。图 1 是现有超级结器件的拐角区域俯视图 ； 电流流动区即 有源区的各沟槽 101 呈平行结构， 且各沟槽都平行且等间距的排列 ； 终端结构的包括多个 沟槽 （图 1 中只示意出了一个） ， 该沟槽都环绕于电流流动区的外周且都呈矩形的四角有圆 弧的环状结构， 终端结构的沟槽包括平行于有源区的各沟槽 101 的直边 102 和垂直于有源 区的各沟槽 101 的直边 （未示出） ， 终端结构的沟槽的四个角落分别有一个。
12、圆弧边 103， 该圆 弧边 103 连接直边 102 和另一和直边 102 垂直的直边。由图 1 可以看出， 圆弧边 103 处的 沟槽的方向是一直都在改变的， 所以圆弧边 103 处的沟槽的侧壁的晶面指数也一直都在变 化， 且和终端结构的沟槽的其它直边的侧壁的晶面指数不属于同一个晶面族。由于硅外延 层的填充速率和沟槽的侧壁以及底部的晶面指数有关， 故在沟槽中填充硅外延层时， 圆弧 边103处的硅外延层生长速率会随位置变化且和有源区的各沟槽101以及终端结构的沟槽 的直边位置处的硅延层生长速率不同， 最后圆弧边 103 处的硅外延层填充能力变差。如图 2 所示， 是现有超级结器件的拐角区域填。
13、充照片 ； 如图 2 中的虚线框所示， 在终端结构的沟 槽圆弧边 103 处出现了空洞， 该空洞会使器件的性能变差。 发明内容 0005 本发明所要解决的技术问题是提供一种超级结器件， 能够提高器件的终端结构的 沟槽的拐角处的外延层填充能力， 消除拐角处缺陷， 提高器件的性能。 0006 解决上述技术问题， 本发明提供的超级结器件包括 ： 具有第一导电类型的半导体 基底。形成于所述半导体基底上的具有第一导电类型的半导体外延层。在所述半导体外延 说 明 书 CN 103035680 A 4 2/5 页 5 层上形成有电流流动区和终端结构 ； 所述电流流动区包括多个平行排列的第一沟槽 ； 每两 个。
14、相邻的所述第一沟槽间的距离都为距离一， 各所述第一沟槽的宽度都相同 ； 所述终端结 构包括多个平行排列且呈环状结构的第二沟槽， 各所述第二沟槽依次环绕于所述电流流动 区的四周。 在俯视平面上， 各所述第二沟槽为矩形的四角有拐角连线的环状结构， 各所述第 二沟槽包括二个相互平行的第一平行边、 二个相互平行的第二平行边、 四个拐角连线， 所述 第一平行边和所述第二平行边垂直， 四个所述拐角连线分别连接一个所述第一平行边和一 个所述第二平行边 ； 各所述第一沟槽和各所述第二沟槽的第一平行边平行。各所述拐角连 线由多条第一短边和多条第二短边相连而成， 各所述第一短边都和所述第一平行边平行， 各所述第二。
15、短边都和所述第二平行边平行 ； 各所述拐角连线的一端通过一条所述第二短边 和所述第一平行边相连、 另一端通过一条所述第一短边和所述第二平行边相连 ； 各所述拐 角连线的中间位置处的各所述第一短边和各所述第二短边呈交替连接的结构， 各所述拐角 连线的不同位置处的各所述第一短边和各所述第二短边的长度能够相同或不同， 各所述拐 角连线的同一侧的不同位置处的连接点位于同一条弧线上， 该弧线相对于所述电流流动区 呈外凸结构。各所述第一沟槽的侧壁和底部的晶面指数、 各所述第二沟槽各位置处的侧壁 和底部的晶面指数和所述半导体基底的晶面指数属于同一晶面族 ； 在各所述第一沟槽和各 所述第二沟槽中都填充有第二导。
16、电类型的半导体外延材料， 由填充于各所述第一沟槽和各 所述第二沟槽中的第二导电类型的半导体外延材料组成各第二导电类型柱层， 各第二导电 类型柱层之间的所述第一导电类型的半导体外延层组成各第一导电类型柱层， 各所述第一 导电类型柱层和各所述第二导电类型柱层呈交替排列的结构。 0007 进一步的改进是， 所述半导体基底为硅基底， 所述半导体外延层为硅外延层， 所述 半导体外延材料为硅外延材料。 0008 进一步的改进是， 各所述第一沟槽的侧壁和底部的晶面指数、 各所述第二沟槽各 位置处的侧壁和底部的晶面指数和所述半导体基底的晶面指数所属的晶面族为 100 。 0009 进一步的改进是， 所述第一导。
17、电类型为N型， 所述第二导电类型为P型 ； 或者， 所述 第一导电类型为 P 型， 所述第二导电类型为 N 型。 0010 进一步的改进是， 每两个相邻的所述第二沟槽间的距离相同、 或者不同。 0011 进一步的改进是， 各所述第二沟槽的宽度都等于所述第一沟槽的宽度。 0012 进一步的改进是， 填充于各所述第一沟槽的各所述第二导电类型柱层的电阻率均 匀、 或者不均匀。 0013 进一步的改进是， 在所述电流流动区中还包括 ： 一第二导电类型的背栅形成于各 所述第二导电类型柱层上部或所述背栅形成于各所述第二导电类型柱层上部并延伸到各 所述第二导电类型柱层上部两侧的所述第一导电类型柱层中。 一第。
18、一导电类型的源区形成 于各所述背栅中。 绝缘控制电极， 形成于所述电流流动区的所述半导体外延层上部， 该绝缘 控制电极由栅介质层和栅极组成 ； 所述绝缘控制电极覆盖各所述背栅的一部分并形成沟道 区， 该沟道区用于形成沟道电流将所述源区和各所述第一导电类型柱层连接起来。绝缘钝 化层， 覆盖在所述绝缘控制电极的顶部和周围。 源极， 由连续覆盖在所述绝缘钝化层之上并 和所述源区连接的第一金属层组成。漏极， 由形成于所述半导体基底的背面的第二金属层 组成。 0014 本发明通过将超级结器件的终端结构的各第二沟槽的四角的拐角连线设置为由 说 明 书 CN 103035680 A 5 3/5 页 6 多条。
19、互相垂直的第一短边和第二短边交替连接的结构， 且使第一短边和第二短边和电流流 动区的第一沟槽平行或垂直， 能使得各第一沟槽的侧壁和底部的晶面指数、 各第二沟槽各 位置处的侧壁和底部的晶面指数和半导体基底的晶面指数都属于同一晶面族 ； 相对于现有 技术中终端结构的沟槽的拐角处的晶面指数会变化而使外延层填充速率会变化的缺陷， 本 发明能实现第二沟槽的拐角处的外延层填充速率和沟槽的其它位置处的外延层填充速率 都相同， 从而能实现沟槽的各处的外延层均匀填充， 能消除第二沟槽的拐角处由于填充不 均匀而产生的缺陷， 从而能提高器件的性能。 附图说明 0015 下面结合附图和具体实施方式对本发明作进一步详细。
20、的说明 : 0016 图 1 是现有超级结器件的拐角区域俯视图 ； 0017 图 2 是现有超级结器件的拐角区域填充照片 ； 0018 图 3 是本发明实施例超级结器件的截面图 ； 0019 图 4 是本发明实施例超级结器件的拐角区域俯视图 ； 0020 图 5 是本发明实施例超级结器件的拐角区域填充照片。 具体实施方式 0021 如图 3 所示， 是本发明实施例超级结器件的截面图 ； 如图 4 所示， 是本发明实施例 超级结器件的拐角区域俯视图。本发明实施例超级结器件为一超级结 NMOS 器件包括 ： 0022 一N型的半导体基底1。 本发明实施例中所述半导体基底1为硅基底， 所述半导体 基。
21、底 1 的掺杂电阻率为 0.001 欧姆厘米 0.009 欧姆厘米， 掺杂杂质为 As 或 Sb。 0023 形成于所述半导体基底 1 上的具有 N 型的半导体外延层 2。该半导体外延层 2 为 硅外延层， 该半导体外延层 2 的电阻率为 1 欧姆厘米 10 欧姆厘米、 掺杂杂质为磷。 0024 在所述半导体外延层 2 上形成有电流流动区和终端结构。 0025 所述电流流动区包括多个平行排列的第一沟槽 3a。每两个相邻的所述第一沟槽 3a 间的距离都为距离一， 各所述第一沟槽 3a 的宽度都相同。 0026 所述终端结构包括多个平行排列且呈环状结构的第二沟槽 4a， 各所述第二沟槽 4a 依次。
22、环绕于所述电流流动区的四周。 0027 在俯视平面上， 各所述第二沟槽 4a 为矩形的四角有拐角连线的环状结构， 各所述 第二沟槽 4a 包括二个相互平行的第一平行边 41a、 二个相互平行的第二平行边、 四个拐角 连线， 所述第一平行边 41a 和所述第二平行边垂直， 四个所述拐角连线分别连接一个所述 第一平行边 41a 和一个所述第二平行边 ； 各所述第一沟槽 3a 和各所述第二沟槽 4a 的第一 平行边 41a 平行。 0028 各所述拐角连线由多条第一短边 42a 和多条第二短边 42b 相连而成， 各所述第一 短边42a都和所述第一平行边41a平行， 各所述第二短边42b都和所述第二。
23、平行边平行 ； 各 所述拐角连线的一端通过一条所述第二短边 42b 和所述第一平行边 41a 相连、 另一端通过 一条所述第一短边 42a 和所述第二平行边相连 ； 各所述拐角连线的中间位置处的各所述第 一短边 42a 和各所述第二短边 42b 呈交替连接的结构， 各所述拐角连线的不同位置处的各 所述第一短边 42a 和各所述第二短边 42b 的长度能够相同或不同， 各所述拐角连线的同一 说 明 书 CN 103035680 A 6 4/5 页 7 侧的不同位置处的连接点位于同一条弧线上， 该弧线相对于所述电流流动区呈外凸结构。 0029 各所述第一沟槽 3a 的侧壁和底部的晶面指数、 各所述。
24、第二沟槽 4a 各位置处的侧 壁和底部的晶面指数和所述半导体基底 1 的晶面指数属于同一晶面族 100 。 0030 各所述第二沟槽 4a 的宽度都等于所述第一沟槽 3a 的宽度， 本发明实施例中各沟 槽即各所述第一沟槽 3a 和各所述第二沟槽 4a 的宽度为 1 微米 10 微米， 较佳实施例为各 沟槽的宽度为 5 微米。每两个相邻的所述第二沟槽 4a 间的距离相同， 也能够不同。 0031 在各所述第一沟槽 3a 和各所述第二沟槽 4a 中都填充有 P 型的半导体外延材料， 该半导体外延材料为掺有硼杂质的硅外延材料。由填充于各所述第一沟槽 3a 中的 P 型的 半导体外延材料组成各 P 型。
25、柱层 3， 各所述 P 型柱层 3 的电阻率均匀， 也能为不均匀。由填 充于各所述第二沟槽 4a 中的 P 型的半导体外延材料组成各 P 型柱层 4。各 P 型柱层 3 或 4 之间的所述 N 型的半导体外延层 2 组成各 N 型柱层， 各所述 N 型柱层和各所述 P 型柱层 3 或 4 呈交替排列的结构。 0032 由于各所述第二沟槽 4a 的各所述拐角连线处的各连接位置都为垂直结构， 即由 垂直的第一短边 42a 和第二短边 42b 相连而成， 故能保证各所述第二沟槽 4a 的晶面指数属 于晶面族 100 ， 能使各 P 型柱层 4 在拐角位置处良好填充， 能消除该位置处的缺陷。如图 5 。
26、所示， 是本发明实施例超级结器件的拐角区域填充照片， 和图 2 相比， 本发明实施例器件 没有空洞。 0033 在所述电流流动区中还包括 ： 0034 一P型的背栅6也即基极区， 所述背栅6形成于各所述P型柱层3上部或所述背栅 6 形成于各所述 P 型柱层 3 上部并延伸到各所述 P 型柱层 3 上部两侧的所述 N 型柱层中。 0035 一 N 型的源区 5 形成于各所述背栅 6 中。 0036 绝缘控制电极 8， 形成于所述电流流动区的所述半导体外延层 2 上部， 该绝缘控制 电极 8 由栅介质层 10 和栅极 9 组成。所述绝缘控制电极 8 覆盖各所述背栅 6 的一部分并 形成沟道区， 该。
27、沟道区用于形成沟道电流将所述源区 5 和各所述 N 型柱层连接起来。 0037 绝缘钝化层 7， 覆盖在所述绝缘控制电极 8 的顶部和周围。 0038 源极 11， 由连续覆盖在所述绝缘钝化层 7 之上并和所述源区 5 连接的第一金属层 组成。 0039 漏极 12， 由形成于所述半导体基底 1 的背面的第二金属层组成。 0040 本发明实施例超级结器件的制造工艺包括如下步骤 ： 0041 如图3所示， 选用N型的硅基底作为半导体基底1， 所述半导体基底1为浓掺杂， 掺 杂电阻率为 0.001 欧姆厘米 0.009 欧姆厘米， 掺杂杂质为 As 或 Sb。 0042 在所述半导体基底 1 的晶。
28、面指数为 （100） 的晶面上生长 N 型的半导体外延层 2。 该半导体外延层 2 为硅外延层， 该半导体外延层 2 的电阻率为 1 欧姆厘米 10 欧姆厘 米、 掺杂杂质为磷。该半导体外延层 2 的厚度为 50 微米。 0043 在所述半导体外延层 2 形成源区 5 和背栅 6。 0044 然后生长深沟槽刻蚀阻挡层 （硬掩膜） 或CMP研磨阻挡层， 该阻挡层能为氧化物、 氮 化物或氮氧化物。该阻挡层可以是单层的， 也可以是多层的， 例如第一氧化物 + 第二氧化物 或氧化物 + 氮化物或氧化物 + 氮化物 + 氧化物。 0045 然后定义深沟槽刻蚀区域， 进行深沟槽刻蚀形成各第一沟槽 3a 和。
29、各第二沟槽 4a， 说 明 书 CN 103035680 A 7 5/5 页 8 各第二沟槽4a的各拐角连线处的各连接位置都为垂直结构， 即由垂直的第一短边42a和第 二短边 42b 相连而成。最后形成的各所述第一沟槽 3a 和各所述第二沟槽 4a 的侧壁的晶面 指数都属于晶面族 100 。各第一沟槽 3a 和各第二沟槽 4a 的宽度都为 5 微米， 即各所述第 二沟槽 4a 的各所述拐角连线的第一短边 42a 和第二短边 42b 的宽度也都为 5 微米 ； 各第一 沟槽 3a 和各第二沟槽 4a 的深度都是 45 微米。各第一沟槽 3a 的间距相同也即每两个相邻 的所述第一沟槽 3a 间的距。
30、离都相同。各第二沟槽 4a 的间距可以相同也可以不同。 0046 刻蚀后去除光刻胶 （如果有） 和部分或全部硬掩膜， 然后采用外延生长工艺在所述 半导体基底 1 的正面形成 P 型的半导体外延材料 ； 该半导体外延材料为掺有硼杂质的硅外 延材料。由于各所述第一沟槽 3a 和各所述第二沟槽 4a 的侧壁的晶面指数都属于晶面族 100 ， 故该半导体外延材料能将各所述第一沟槽 3a 和各所述第二沟槽 4a 完全填充， 并不 会在各所述第二沟槽 4a 的拐角处形成空洞等缺陷。由填充于各所述第一沟槽 3a 中的 P 型 的半导体外延材料组成各 P 型柱层 3， 各所述 P 型柱层 3 的电阻率均匀， 。
31、也能为不均匀。由 填充于各所述第二沟槽 4a 中的 P 型的半导体外延材料组成各 P 型柱层 4。各 P 型柱层 3 或 4 之间的所述 N 型的半导体外延层 2 组成各 N 型柱层， 各所述 N 型柱层和各所述 P 型柱层 3 或 4 呈交替排列的结构。 0047 所述半导体外延材料填充后采用化学机械研磨 （CMP） 工艺进行平坦化， 平坦化后 各所述第一沟槽 3a 和各所述第二沟槽 4a 外部的所述半导体外延材料被去除。平坦化后采 用刻蚀工艺完全去除硬掩膜。 0048 接下来生长栅极介质层 10（如二氧化硅） 和栅电极 9（如多晶硅） ， 然后定义绝缘 控制电极区域进行刻蚀， 以形成绝缘控。
32、制电极 8。 0049 生长绝缘钝化层 7 并进行图形化刻蚀， 使其完全覆盖绝缘控制电极 8。 0050 然后淀积第一金属层如铝并进行图形化刻蚀形成源极 11。 0051 最后对半导体基底 1 进行背面减薄并淀积第二金属层如银合金形成漏极 12。 0052 以上通过具体实施例对本发明进行了详细的说明， 但这些并非构成对本发明的限 制。 在不脱离本发明原理的情况下， 本领域的技术人员还可做出许多变形和改进， 这些也应 视为本发明的保护范围。 说 明 书 CN 103035680 A 8 1/3 页 9 图 1 图 2 说 明 书 附 图 CN 103035680 A 9 2/3 页 10 图 3 图 4 说 明 书 附 图 CN 103035680 A 10 3/3 页 11 图 5 说 明 书 附 图 CN 103035680 A 11 。