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1、(10)申请公布号 CN 102812548 A (43)申请公布日 2012.12.05 CN 102812548 A *CN102812548A* (21)申请号 201080065118.2 (22)申请日 2010.10.15 12/716,941 2010.03.03 US H01L 21/98(2006.01) H01L 25/065(2006.01) H01L 23/538(2006.01) H01L 23/00(2006.01) H01L 21/68(2006.01) H01L 23/31(2006.01) H01L 21/56(2006.01) (71)申请人 吉林克斯公司 。
2、地址 美国加利福尼亚州 (72)发明人 阿利弗瑞曼 帆特桑穆拉立 (74)专利代理机构 北京银龙知识产权代理有限 公司 11243 代理人 黄灿 程美琼 (54) 发明名称 多芯片集成电路 (57) 摘要 一种复合集成电路 (IC， 100) 在重建晶圆底 座上结合具有第一晶上互连结构(114)的第一IC 晶粒(芯片， 102)与具有第二晶上互连结构(115) 的第二 IC 晶粒 (104)。第二 IC 晶粒是以氧化物 对氧化物边缘接合(110)而被边缘接合到第一IC 晶粒。芯片对芯片互连结构 (118) 电气耦合第一 IC 晶粒与第二 IC 晶粒。制造所述种复合集成电 路的方法亦被描述于此。。
3、 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.09.03 (86)PCT申请的申请数据 PCT/US2010/052850 2010.10.15 (87)PCT申请的公布数据 WO2011/109044 EN 2011.09.09 (51)Int.Cl. 权利要求书 2 页 说明书 6 页 附图 4 页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 6 页 附图 4 页 1/2 页 2 1. 一种复合集成电路， 其包含 ： 第一集成电路晶粒， 其具有第一晶上互连结构， 第一集成电路晶粒是被安装在重建晶 圆底座上 ； 第二集成电路晶粒。
4、， 其具有第二晶上互连结构， 第二集成电路晶粒是被安装在所述重 建晶圆底座上且第二集成电路晶粒是以氧化物对氧化物边缘接合而被边缘接合到第一集 成电路晶粒 ； 及 芯片对芯片互连结构， 其配置在第一集成电路晶粒上及第二集成电路晶粒上 ； 其中所述芯片对芯片互连结构将第一晶上互连结构电气耦合到第二晶上互连结构。 2. 如申请专利范围第 1 项的复合集成电路， 其还包含 ： 在所述芯片对芯片互连结构上 的接触阵列。 3. 如申请专利范围第 2 项的复合集成电路， 其中所述接触阵列是球栅阵列或凸块阵 列。 4. 如申请专利范围第 1 项至第 3 项中任一项的复合集成电路， 其中所述重建晶圆底座 包含造。
5、模化合物。 5. 如申请专利范围第 1 项至第 4 项中任一项的复合集成电路， 其中所述氧化物对氧化 物边缘接合包含二氧化硅。 6. 如申请专利范围第 1 项至第 5 项中任一项的复合集成电路， 其还包含 ： 安装在所述 重建晶圆底座上且具有第三晶上互连结构的第三集成电路晶粒 ； 其中第三晶上互连结构是通过所述芯片对芯片互连结构而被耦合到第一晶上互连结 构或第二晶上互连结构的至少一个。 7. 如申请专利范围第 1 项至第 6 项中任一项的复合集成电路， 其中所述芯片对芯片互 连结构包含 ： 第一图型化金属层 ； 第一介电层， 其在第一晶上互连结构与第二晶上互连结构与第一图型化金属层之间 ； 第。
6、二图型化金属层 ； 及 第二介电层， 其在第一图型化金属层与第二图型化金属层之间。 8. 如申请专利范围第 7 项的复合集成电路， 其还包含 ： 第一导电通孔， 其从第一图型化金属层延伸通过第一介电层到第一晶上互连结构 ； 及 第二导电通孔， 其从第二图型化金属层延伸通过第二介电层到第一图型化金属层。 9. 一种制造复合集成电路的方法， 所述方法包含 ： 生产集成电路晶粒， 各个集成电路晶粒具有晶上互连结构 ； 将所述集成电路晶粒边缘抛光 ； 沉积氧化物层来涂覆所述集成电路晶粒边缘以形成边缘氧化物层 ； 使所述边缘氧化物层活化 ； 在边缘接合载件上的一或多个复合集成电路图型中配置所述集成电路晶。
7、粒 ； 将所述集成电路晶粒边缘接合在一起 ； 在所述集成电路晶粒上形成重建晶圆底座以形成重建晶圆 ； 在所述重建晶圆上制造芯片对芯片互连结构以电气耦合所述载晶互连结构 ； 且 从所述重建晶圆而使一或多个复合集成电路为单一化。 权 利 要 求 书 CN 102812548 A 2 2/2 页 3 10. 如申请专利范围第 9 项的方法， 其中所述边缘接合包括 ： 施加力量以使所述集成电 路晶粒保持为彼此接触以及将所述集成电路晶粒加热到不大于摄氏 250 度的温度。 11. 如申请专利范围第 9 项或第 10 项的方法， 其中所述形成重建晶圆底座包括 ： 将造 模化合物施加到在所述边缘接合载件上的。
8、边缘接合晶粒的背面。 12. 如申请专利范围第 9 项至第 11 项中任一项的方法， 其中所述制造芯片对芯片互连 结构包括 ： 在所述重建晶圆上形成至少二个图型化金属层具有中间介电层。 13. 如申请专利范围第 12 项的方法， 其中 ： 所述中间介电层包含沉积的二氧化硅层 ； 且 所述至少二个图型化金属层中的第一个包含金属镶嵌或双金属镶嵌图型化金属层。 14. 如申请专利范围第 9 项至第 13 项中任一项的方法， 其在所述制造芯片对芯片互连 结构之后且在所述单一化之前， 还包含 ： 在所述重建晶圆的第一复合集成电路上形成第一接触阵列 ； 且 在所述重建晶圆的第二复合集成电路上形成第二接触阵。
9、列。 15. 如申请专利范围第 9 项至第 14 项中任一项的方法， 其中所述配置集成电路晶粒包 括 ： 以第一复合集成电路图型配置第一多个集成电路晶粒且以不同于第一复合集成电路图 型的第二复合集成电路图型配置第二多个集成电路晶粒。 权 利 要 求 书 CN 102812548 A 3 1/6 页 4 多芯片集成电路 技术领域 0001 本发明概括关于集成电路， 且更特别关于由多个晶粒 (die) 来制造大的集成电 路。 背景技术 0002 针对于已知的节点技术， 增大集成电路 (IC,integrated circuit) 尺寸典型提高 可在芯片 (chip) 所纳入的功能性。不幸的是， 缺。
10、陷经常随着芯片面积而按比例增减。大的 芯片是相较于较小芯片者而更有可能纳入缺陷。缺陷影响良率， 且良率损失经常随着增大 芯片尺寸而提高。已经开发种种技术以提供大 IC 至期望良率程度。 0003 提供大 IC 的一种方式是从在硅置入件上的多个较小 IC( 晶粒 ) 来构成大 IC。硅 置入件是本质为基板， 在硅置入件已经处理以提供金属接线与接点之后， 晶粒是覆晶式接 合到硅置入件。举例来说， 如通称为 “后端处理” ， 硅晶圆是经制造以形成一或多个硅置入 件， 其具有连接到通孔的数个图型化金属层与中间绝缘层。习知之导电通孔通过绝缘层而 与图型化金属层连接在一起， 且晶粒是以微凸块阵列而物性地且。
11、电性地连接到置入件。 0004 这些图型化金属层提供对IC晶粒的高密度互连图型(pattern)。 硅置入件是将细 间距的晶粒连接到置入件相对面上的较粗的凸块阵列， 且提供在晶粒之间的互连。导电贯 穿硅通孔(TSV， through-silicon via)延伸通过硅置入件以将晶粒电气连接到硅置入件相 对面上的凸块阵列。此凸块阵列是被用以将大 IC 电气且机械连接到图型化电路板或封装 基板。 0005 不幸的是， 要制造导电 TSV 是相当昂贵的且诸如电镀 TSV 之对于 TSV 的一些技术 引入显著的处理延迟。举例来说， 贯穿电镀 TSV 的使用可能对大 IC 的处理流程增加二到三 个小时。。
12、 0006 避免先前技术的缺点来提供大 IC 是期望的。 发明内容 0007 一种复合或多芯片集成电路 (IC) 具有 ： 第一 IC 晶粒 ( 芯片 )， 其被安装在重建晶 圆底座上且具有第一晶上 (on-chip) 互连结构 ； 及第二 IC 晶粒， 其被安装在重建晶圆底座 上且具有第二晶上互连结构。第二 IC 晶粒是以氧化物对氧化物 (oxide-to-oxide) 边缘接 合而被边缘接合到第一 IC 晶粒。被配置在第一 IC 晶粒上且在第二 IC 晶粒上的芯片对芯 片 (chip-to-chip) 互连结构将第一晶上互连结构电气耦合到第二晶上互连结构。在又一 个实施例中， 所述 IC 。
13、具有在芯片对芯片互连结构上的接触阵列， 诸如 ： 球栅阵列或凸块阵 列。在一个特定实施例中， 重建晶圆底座包含造模化合物。在一个特定实施例中， 氧化物对 氧化物边缘接合包含二氧化硅。 0008 在又一个实施例中， 所述 IC 包括其安装在重建晶圆底座上且具有第三晶上互连 结构的第三 IC 芯片， 第三晶上互连结构是通过芯片对芯片互连结构而被耦合到第一晶上 互连结构或第二晶上互连结构的至少一个。 说 明 书 CN 102812548 A 4 2/6 页 5 0009 在一个特定实施例中， 芯片对芯片互连结构包括第一图型化金属层、 在第一晶上 互连结构与第二晶上互连结构与第一图型化金属层之间的第一。
14、介电层、 第二图型化金属层 以及在第一图型化金属层与第二图型化金属层之间的第二介电层。在再一个实施例中， 第 一导电通孔是从第一图型化金属层延伸通过第一介电层到第一晶上互连结构， 且第二导电 通孔是从第二图型化金属层延伸通过第二介电层到第一图型化金属层。 0010 在另一个实施例中， 一种复合 IC 是藉由生产 IC 晶粒所制造， 各个 IC 晶粒具有晶 上互连结构。 IC晶粒的边缘是被抛光， 且氧化物层是被沉积来涂覆IC晶粒的边缘以形成边 缘氧化物层。在一些实施例中， 即将成为复合 IC 周边边缘的晶粒之边缘系为未抛光。 0011 边缘氧化物层是诸如藉由以氨溶液或氧电浆处理而被活化， 且 I。
15、C 晶粒是以一或 多个复合 IC 图型而配置在边缘接合载件上。IC 晶粒为边缘接合在一起， 例如 ： 使用低温接 合方法， 其在特定方法中包括 ： 将 IC 晶粒加热到不大于摄氏 250 度的温度。力量是被选用 式施加在边缘接合过程期间以使 IC 晶粒保持为彼此接触。 0012 重建晶圆底座是形成在 IC 晶粒上以形成重建晶圆。在一个特定实施例中， 重建晶 圆底座是由造模化合物所作成。 在重建晶圆上的芯片对芯片互连结构电气耦合载晶互连结 构。若重建晶圆具有超过一个复合 IC， 所述复合 IC 是从重建晶圆经单一化。 0013 在一个特定实施例中， 氧化物层包含沉积的二氧化硅且为以不大于摄氏 4。
16、50 度的 温度而沉积。 在一个特定实施例中， 制造芯片对芯片互连结构包括 ： 在重建晶圆上形成至少 二个图型化金属层具有中间介电层。在一个特定实施例中， 中间介电层包含沉积的二氧化 硅层， 且二个图型化金属层中的第一个包含金属镶嵌 (damascene) 或双金属镶嵌图型化金 属层。 0014 在又一个实施例中， 在制造芯片对芯片互连结构之后而在使复合 IC 单一化之前， 第一接触阵列 ( 例如 ： 球栅阵列或焊锡凸块阵列 ) 是形成在重建晶圆的第一复合 IC 上， 且 第二接触阵列是形成在重建晶圆的第二复合 IC 上。在一些实施例中， 在重建晶圆上的复合 IC 是均为相同型式 ( 图型 )。
17、。或者是， IC 晶粒是以不同图型所配置来产生不同型式的复合 IC。举例来说， 第一多个 IC 晶粒是以第一复合 IC 图型所配置， 且第二多个 IC 晶粒是以不 同于第一复合 IC 图型的第二复合 IC 图型所配置。 附图说明 0015 图 1 是根据一个实施例之 IC 的横截面图。 0016 图2是根据一个实施例在制造IC的步骤中之具有沉积氧化物层的晶粒的侧视图。 0017 图 3 是在边缘接合载件上的晶粒的侧视图。 0018 图 4 是图 3 的边缘接合晶粒为具有重建晶圆底座的侧视图。 0019 图 5 是具有用于多个复合 IC 的芯片对芯片互连结构之重建晶圆的侧视图。 0020 图 6。
18、 是根据一个实施例之复合 IC 的平面图。 0021 图 7 是根据一个实施例之制造集成电路方法的流程图。 0022 图 8 是根据一个实施例之使用于复合 IC 的 IC 芯片的平面图。 具体实施方式 0023 图 1 是根据一个实施例之 IC 100 的横截面图。所述种 IC 包括多个芯片 ( 晶 说 明 书 CN 102812548 A 5 3/6 页 6 粒 )102、 104、 106， 其彼此为边缘接合且被安装在诸如硅晶圆或造模化合物的重建晶圆底座 108 之上。在一些实施例中， 所述载件是多晶或单晶硅载件。或者是， 载件是由造模化合物 所形成。在一个特定实施例中， 在造模材料中纳入。
19、硅粒子或其他粒子以改良热膨胀匹配或 导热性。 0024 晶粒 102、 104、 106 是诸如场可程序门阵列 (FPGA,field-programmable gate array)、 处理器、 特殊应用 IC(ASIC,application-specifc IC)、 或存储器芯片 ( 例如 ： RAM) 的 IC。所述晶粒可为相同型式者 ( 例如 ： 均为 FPGA 芯片 ) 或为不同型式者 ( 例如 ： 一些为 FPGA 且一些为 RAM 芯片 )。所述晶粒是小于 IC 100 的 IC， 且将被称作为晶粒， 使得这些实 际芯片在后续描述中为与较大的 IC 100 作区别。晶粒 102。
20、、 104、 106 已经被测试且经挑选 来确保有缺陷的晶粒不会被使用在IC 100中， 且为以氧化物对氧化物接合110而边缘接合 在一起。氧化物对氧化物接合 110 的厚度是为了说明而经夸大。 0025 为了便于讨论， 晶粒 102、 104、 106 及 IC 100 的顶面将指主要处理表面 ( 即 ： 图型 化金属互连层与中间介电层为以通称为后端 IC 制造顺序者而被形成在其上的表面， 亦被 称为面 )。所述晶粒及 IC 的底面将指晶粒电路为形成在其上的硅晶圆背面。举例来说， 晶 粒 102 的底面 112 是被附接到重建晶圆底座 108。如在 IC 芯片制造技术中为通常已知， 晶 粒 。
21、102 的晶上互连结构 114 已使用一连串的图型化金属层、 中间介电层以及导电通孔而被 形成在晶粒 102 的顶面上。举例来说， FPGA 晶粒可能具有十一个图型化金属层， 其通常从 硅芯片基板为按其顺序所描述 ( 例如 ： M1、 M2、 .、 M11)。晶上互连结构 115、 117 亦已经被 形成在其他晶粒 104、 106 的顶面上。 0026 芯片对芯片互连结构118是在晶粒102、 104、 106已经边缘接合且牢固到重建晶圆 底座 108 之后而被形成在复合 IC 之上。芯片对芯片互连结构 118 包括第二组的图型化金 属层 119、 121、 中间介电层 123、 125 以。
22、及通孔 131。图型化金属层 119、 121 是为了清楚说明 而显示为整层。 在一个特定实施例中， 使用金属镶嵌或双金属镶嵌、 或对于熟悉后端晶圆处 理技术人士为已知的诸多其他技术来形成图型化金属层。在一个特定实施例中， 芯片对芯 片互连结构包括四个图型化金属层 ( 例如 ： M12-M14) 具有中间介电层。芯片对芯片互连结 构 118 是与球块或凸块阵列 122 为接口连接， 球块或凸块阵列 122 提供电气连接到 IC 100 的晶粒 102、 104、 106。举例来说， IC 100 可为覆晶式接合到印刷接线板或到封装基板或载 件 ( 未显示 )。 0027 在示范实施例中， 二氧。
23、化硅是使用诸如化学气相沉积技术的低温 ( 低于摄氏 450 度且或者是低于约摄氏 400 度 ) 沉积技术而被沉积在晶粒的抛光边缘上。使用低温的沉积 技术允许在没有损坏芯片内金属层的情况下而处理晶粒。已知数种二氧化硅处理， 其形成 保形的 (conformal) 二氧化硅层， 基本为以二氧化硅层覆盖所述晶粒。适用于一个实施例 的典型二氧化硅层厚度是大约数微米。在上方金属层中 ( 例如 ： 在 M11 到 M14 图型化金属 层中 ) 的接线宽度是典型为数个微米的间距。 0028 图 2 是根据一个实施例在制造 IC 的步骤中之具有沉积氧化物层 126 的晶粒 102、 104、 106 的侧视。
24、图。氧化物层 126 是典型为在约 1 微米与约 3 微米厚之间的一层二氧化硅。 所述晶粒是顶面朝下置放在沉积处理载件 127 之上且具有在晶粒间的充分间距以允许沉 积氧化物涂覆所述晶粒的边缘 128、 130。 0029 晶粒 102、 104、 106 是被制造在 ( 未显示的 ) 一或多个半导体基板 ( 晶圆 ) 上且藉 说 明 书 CN 102812548 A 6 4/6 页 7 由锯切或其他技术而被单一化。个别晶粒的边缘是在单一化后而选用式抛光来改良晶粒 边缘的质量以供后续的氧化物沉积及边缘接合。单一化可能产生具有碎屑或突出的晶粒 边缘， 且抛光可改良表面平滑度与晶粒边缘的垂直性。在。
25、将氧化物层 126 沉积在晶粒 102、 104的背面132、 134与边缘128、 130之后， 氧化物层是使用氨基溶液或诸如电浆活化或微洗 涤技术的其他适合技术而选用式活化以利于低温的氧化物对氧化物接合。 在又一个实施例 中， 沉积氧化物层是从晶粒背面所移除。 举例来说， 用于移除此背面氧化物的适合技术包括 各向同性电浆蚀刻技术。移除背面氧化物降低芯片弯曲且可改良在复合 IC 中的晶粒的热 耦合。 0030 图 3 是在边缘接合载件 136 之上的晶粒 102、 104、 106、 142、 144、 146 的侧视图。晶 粒 102、 104、 106、 142、 144、 146 是顶。
26、面朝下置放在接合处理表面 138 之上而彼此接触。随着 所述晶粒是针对在晶粒的氧化物涂覆边缘之间的低温氧化物对氧化物接合而被加热， 可选 用式施加由箭头 140 所代表的力量以将所述晶粒保持在一起。在一个示范实施例中， 附加 晶粒是远离观者延伸以形成砖块状表面的晶粒阵列 ( 参阅例如 ： 图 6)。还可选用式施加在 平面正交方向 ( 未显示 ) 的力量以网格方式将所述晶粒保持在一起。在一个实施例中， 在 化学活化 ( 即 ： 氨溶液处理 ) 的化学汽相沉积二氧化硅之间的氧化物对氧化物接合是以在 约摄氏 150 度与约摄氏 200 度之间的温度而进行， 此温度为充分低于约摄氏 400 度到约摄 。
27、氏 450 度的期望最大温度极限。 0031 图 4 是图 3 的边缘接合晶粒为具有重建晶圆底座 400 的侧视图。在一个特定实施 例中， 造模化合物或其他材料是形成在接合晶粒上以形成重建晶圆底座400。 所述晶粒的顶 面是在处理表面 138 上为共平面。造模化合物形成其将从载件 136 被移除且经单一化为多 个复合 IC 的重建晶圆。在芯片边缘上的沉积氧化物层已经接合在一起， 如由虚线 402 所代 表。氧化物 - 氧化物边缘接合是在复合 IC 的晶粒间提供无间隙的边界， 接着在用于芯片对 芯片互连结构中的金属线的晶粒间提供平滑的过渡。 0032 图5是具有用于多个复合IC的芯片对芯片互连结。
28、构501、 503之重建晶圆500的侧 视图。 举例来说， 芯片对芯片互连结构是附加的图型化金属层及中间介电层， 其形成在重建 晶圆上以将一个芯片 102 的晶上互连结构 114 上的接点电气耦合到另一个芯片 104 的晶上 互连结构 115。球块或凸块 505( 通称为 “焊锡球块” 或 “焊锡凸块” ) 的接触阵列 502、 504 是被形成在最后将成为复合 IC 者的芯片对芯片互连结构 501、 503 之上。在一个特定实施 例中， 芯片对芯片互连结构 501 使在晶上互连结构 114、 115 上的接点之相当细的间距转变 为在接触阵列 502 中的球块或凸块之相当粗的间距。在重建晶圆形。
29、成凸块后， 复合 IC 是从 重建晶圆而经单一化。复合 IC 是根据期望应用而进一步处理或组装。 0033 图 6 是根据一个实施例之复合 IC 600 的平面图。复合 IC 600 是为了说明而显示 为不具有芯片对芯片互连结构或球栅阵列。晶粒 102、 104、 106、 602、 604、 606 以氧化物对氧 化物接合 608 而为边缘接合在一起。晶粒数目是仅为示范性质。替代的复合 IC 具有较多 或较少个晶粒。在替代实施例中， 并非所有在复合 IC 之上的晶粒均为相同尺寸。所述晶粒 是均为相同型式的 IC 芯片 ( 例如 ： 六个 FPGA)、 或者是不同型式的 IC 芯片 ( 例如 。
30、： 一或多 个 FPGA、 数字信号处理器、 或存储器芯片 )。 0034 图 7 是根据一个实施例之制造集成电路的方法 700 的流程图。一或多个晶圆是经 制造、 测试及挑选以产生已知良好的 IC 晶粒 ( 步骤 702)。在一些实施例中， IC 晶粒均为相 说 明 书 CN 102812548 A 7 5/6 页 8 同型式的IC。 举例来说， 晶粒均为FPGA。 在替代实施例中， 不同型式的IC被纳入在晶粒中。 举例来说， 晶粒可能包括 FPGA 与存储器 IC( 例如 ： RAM)。在一些实施例中， 一些晶粒是使用 第一型式的制程 ( 例如 ： 硅 CMOS 制程 ) 所作成， 而其他。
31、晶粒是使用不同型式的制程 ( 例如 ： SiGe 晶圆制程、 模拟或混合讯号 IC 制程、 或存储器 IC 制程， 诸如 ： 闪存 IC、 OTP 存储器 IC、 NV 存储器 IC、 或 ROM) 所作成。根据实施例的复合 IC 可利用不同型式的 IC 晶粒， 其中种种 晶粒是针对种种参数为优化。举例来说， 一个晶粒可能是针对 SRAM 功能性为优化， 而另一 个晶粒是针对逻辑功能性为优化。 0035 晶粒边缘是经选用式抛光 ( 步骤 704)。在一个特定实施例中， 使用习用的单一化 后边缘抛光技术。晶粒边缘是以沉积氧化物层所涂覆 ( 步骤 706)。在一个特定实施例中， 沉积氧化物层是使用。
32、不超过约摄氏 450 度的保形沉积技术所沉积。在一个特定实施例中， 沉积氧化物层是在约 1 微米与约 3 微米厚之间的二氧化硅。或者使用较厚的氧化物层。各 个 IC 不必具有相同的边缘氧化物厚度。晶粒是典型面对朝下置放在沉积载件上且沉积氧 化物层是经选用式从晶粒背面所移除。涂覆边缘的沉积氧化物层 (“边缘氧化物” ) 经活化 以促进氧化物对氧化物边缘接合 ( 步骤 708)。在一个特定实施例中， 使用氨溶液技术来使 边缘氧化物活化。晶粒是根据复合 IC 设计在边缘接合载件上以选择图型或顺序而配置为 面对朝下彼此接触 ( 步骤 710)。举例来说， 复合 IC 可能经设计具有在二个 FPGA 晶。
33、粒之间 的 RAM 晶粒。晶粒是配置在载件上， 使得重建晶圆具有其形成复合 IC 的晶粒的期望图型。 在一些实施例中， 数种不同型式的复合 IC 是被配置在单一个重建晶圆上。在边缘接合载件 上的晶粒是经加热以将晶粒边缘接合在一起(步骤712)。 边缘接合使用氧化物对氧化物接 合， 其在一个特定实施例为发生在小于约摄氏 250 度的温度。在氧化物对氧化物接合过程 期间可选用式施加力量以使晶粒保持为彼此接触。 0036 造模化合物是被形成在边缘接合载件上的晶粒背面之上以形成重建晶圆底座 ( 步骤 714)。造模化合物是在半导体制造及封装技术为众所周知。重建晶圆是从边缘接 合载件所移除 ( 步骤 7。
34、16) 且重建晶圆的正面是经处理以附加芯片对芯片互连结构 ( 步骤 718)， 其在一个特定实施例为一连串的图型化金属层、 中间绝缘层、 以及在图型化金属层与 晶上接点之间的导电通孔。在一个特定实施例中， 芯片对芯片互连结构包括四个图型化金 属层。 在一个特定实施例中， 芯片对芯片互连结构是被耦合到其具有约30微米到约50微米 的接点间距之芯片。复合 IC 的顶层互连间距是典型为约 150 微米到约 200 微米 ； 然而， 这 些尺度仅为示范性质。典型而言， 并非所有在晶粒阶层的微凸块接点均为暴露到顶层。举 例来说， 芯片可能具有数千到数万个芯片对芯片连接， 且包括约五千到约一万个顶层凸块 。
35、(电气接点)。 焊锡球块或凸块是经选用式形成在重建晶圆上(步骤720)， 且从重建晶圆而 使复合 IC 为单一化 ( 步骤 722)。 0037 图 8 是根据一个实施例之用于复合 IC 的 IC 芯片 800 的平面图。此 IC 芯片是 FPGA， 其具有边缘氧化物层 888， 氧化物层 888 是用以形成与在边缘接合的复合 IC 中的一 或多个其他 IC 芯片的氧化物对氧化物边缘接合。纳入 FPGA 的实施例包括其具有不同型式 FPGA 的复合 IC， 诸如 ： 高性能 FPGA 是结合低成本 FPGA， 或者在复合 IC 内的不同 FPGA 是针 对于不同功能性为优化。举例来说， 在复合。
36、 IC 中的一个 FPGA 是针对于存储器性能为优化 且另一个 FPGA 是针对于逻辑 /DRAM 设计规则为优化。其他实施例包括与其他型式的芯片 作结合的 FPGA， 其他型式的芯片是诸如 ROM 芯片、 SRAM 芯片、 或微处理器芯片。在特定实施 说 明 书 CN 102812548 A 8 6/6 页 9 例中， 复合 IC 是本质为如同 FPGA 而操作。 0038 FPGA 架 构 包 括 大 量 不 同 的 可 程 序 砖 块 (tile)， 其 包 括 多 千 兆 位 收 发 器 (MGT， multi-gigabit transceiver)801、 可 组 态 逻 辑 方 。
37、块 (CLB,configurable logic block)802、 随机存取存储器方块 (BRAM,random access memory block)803、 输入 / 输出方 块 (IOB,input/output block)804、 组态与时脉逻辑 (CONFIG/CLOCK,configuration and clocking logic)805、 数字讯号处理方块 (DSP， digital signal processing block)806、 特定输入 / 输出方块 (I/O)807( 例如 ： 组态埠与时脉埠 )、 及其他可程序逻辑 808， 诸如 ： 数 字时脉管。
38、理器、 模拟到数字转换器、 系统监视逻辑、 等等。一些 FPGA 还包括专属处理器方块 (PROC)810。 0039 在一些 FPGA 中， 各个可程序砖块包括可程序互连组件 (INT)811， 其具有往返在各 个相邻砖块中的对应互连组件的标准化连接。因此， 一起被采取的可程序互连组件实施对 于图标 FPGA 的可程序互连结构。可程序互连组件 (INT)811 还包括往返在相同砖块内的可 程序逻辑组件的连接， 如由图 8 的顶部所包括的实例所示。 0040 举 例 来 说， CLB 802 可 包 括 可 组 态 逻 辑 组 件 (CLE,configurable logic element。
39、)812， 其可被程序规划为加上单一个可程序互连组件 (INT)811 来实施用户逻辑。 除了一或多个可程序互连组件之外， BRAM 803 还可包括 BRAM 逻辑组件 (BRL,BRAM logic element)813。典型而言， 纳入在一个砖块中的互连组件数目是取决于砖块高度。在图绘的 实施例中， BRAM砖块具有如同四个CLB的相同高度， 但亦可使用其他数目(例如 ： 五个)。 除 了适当数目个可程序互连组件之外， DSP 砖块 806 还可包括 DSP 逻辑组件 (DSPL,DSP logic element)814。举例来说， 除了一个实例的可程序互连组件 (INT)811 之。
40、外， IOB804 还可包 括二个实例的输入 / 输出逻辑组件 (IOL,input/output logic element)815。输入 / 输出 差动 I/O 缓冲器 818 亦为 IOB814 的部份。如将为熟悉此技术人士所明了， 例如连接到差动 I/O缓冲器818的实际I/O垫是使用在种种所示逻辑方块之上的金属层而制造， 且典型为不 局限在输入 / 输出差动 I/O 缓冲器 818 的区域。在图绘的实施例中， 接近晶粒中央的柱状 区域是用于组态、 时脉、 与其他控制逻辑。 0041 利用图 8 所示架构的一些 FPGA 包括附加逻辑方块， 其使构成 FPGA 的大部分之规 则柱状结构。
41、瓦解。附加逻辑方块可为可程序方块及 / 或专属逻辑。举例来说， 在图 8 所示 的处理器方块 (PROC)810 跨越数列 (column) 的 CLB 与 BRAM。 0042 注意， 图8是意图说明仅为一个示范的FPGA架构。 在一列中的逻辑方块数目、 列的 相对宽度、 列的数目与顺序、 纳入在列中的逻辑方块型式、 逻辑方块的相对大小、 在图 8 顶 部所包括的互连 / 逻辑实施是纯为示范性质。举例来说， 在实际 FPGA 中， 超过一个相邻列 的 CLB 是无论 CLB 出现在何处而典型被纳入以利于用户逻辑的有效率实施。 0043 尽管本发明已经关连于特定实施例所描述， 这些实施例的变化。
42、将对于熟悉此技术 人士为显明。 举例来说， 诸如硅晶圆结合造模化合物， 替代的衬底材料或衬底材料组合是经 使用以从晶粒来形成重建晶圆。因此， 随附申请专利范围的精神与范畴不应受限于前文描 述。 说 明 书 CN 102812548 A 9 1/4 页 10 图 1 图 2 图 3 图 4 说 明 书 附 图 CN 102812548 A 10 2/4 页 11 图 5 图 6 说 明 书 附 图 CN 102812548 A 11 3/4 页 12 图 7 说 明 书 附 图 CN 102812548 A 12 4/4 页 13 图 8 说 明 书 附 图 CN 102812548 A 13 。