逐次逼近型AD变换器用时钟生成电路技术领域
本发明涉及时钟生成电路，更详细而言，涉及逐次逼近
(successive approximation)型AD变换器中所利用的用于生成
取样时钟以及内部时钟的电路。
背景技术
目前，作为以相对简单的电路构成来实现、且与能相对廉价
地制造的CMOS工艺之间的整合性较高且能实现中等的变换速
度与中等的变换精度的、制造用途较广的AD变换器，已知逐次
逼近型AD变换器(例如，非专利文献1等)。
图15表示逐次逼近型AD变换器的构成例。该逐次逼近型
AD变换器是将模拟信号Vin变换为4比特的数字信号的变换器，
具备电容DA变换器91、以及差动型锁存比较器92。电容DA
变换器91包含电容901～904、取样开关SW9、以及控制部911，
差动型锁存比较器92包含预充电型比较器921、以及锁存电路
922。在将电容904的电容值设为C0时，电容903、902、901的
电容值分别成为2C0、4C0、8C0。另外，对该逐次逼近型AD变
换器提供图16那样的取样时钟SCK以及内部时钟ICK。
〔取样时钟的高电平期间Ts9〕
控制部911在取样时钟SCK的高电平期间，将控制电压V1
初始化为高电平(例如，电源电压)，并且将控制电压V2～V4
初始化为低电平(例如，接地电压)。取样开关SW9与取样时
钟SCK的上升沿同步地从断开状态向接通状态切换，与取样时
钟SCK的下降沿同步地从接通状态向断开状态切换。由此，在
取样节点Ns9，对与模拟信号Vin的信号电平相应的模拟电压
Vs进行取样。
〔内部时钟的高电平期间T91〕
预充电型比较器921在模拟电压Vs比基准电压VREF低的
情况下，与内部时钟ICK的上升沿同步地，使比较信号QP从高
电平(例如，电源电压)向低电平(例如，接地电压)转变，并
且使比较信号QN维持高电平不变。另外，预充电型比较器921
在模拟电压Vs不比基准电压VREF低的情况下，与内部时钟ICK
的上升沿同步地，使比较信号QP维持高电平不变，并且使比较
信号QN从高电平向低电平转变。锁存电路922在比较信号QP、
QN分别为低电平及高电平的情况下，将比特值DB设定为“0
(例如，接地电压)”，在比较信号QP、QN分别为高电平以
及低电平的情况下，将比特值DB设定为“1(例如，电源电压)”。
〔内部时钟的低电平期间T92〕
预充电型比较器921与内部时钟ICK的下降沿同步地，使
比较信号QP、QN的两者向高电平转变。锁存电路922在比较
信号QP、QN的两者为高电平的情况下，不使比特值DB变化地
进行保持。控制部911在内部时钟ICK的第i个(i＝1～3)低
电平期间T92中比特值DB为“0”的情况下，与内部时钟ICK
的第i个下降沿同步地，使控制电压V1～V4中的第i+1个控制
电压(以下，表述为“控制电压V(i+1)”)从低电平向高电
平进行切换。另外，控制部911在内部时钟ICK的第i个低电平
期间T92中比特值DB为“1”的情况下，与内部时钟ICK的第
i个下降沿同步地，使控制电压V1～V4中的第i个控制电压(以
下，表述为“控制电压Vi”)从高电平向低电平切换，并且使
控制电压V(i+1)从低电平向高电平进行切换。由此，电容901～
904中所蓄积的电荷被进行再分配，模拟电压Vs接近于基准电
压VREF。
如上所述，在内部时钟ICK的高电平期间T91中，通过差
动型锁存比较器92执行比较处理，在内部时钟ICK的低电平期
间T92中，通过电容DA变换器91执行电荷再分配处理。因而，
在内部时钟ICK的高电平期间确保比较时间(比较处理所需的
时间，例如，比较器延迟时间等)，且在内部时钟ICK的低电
平期间T92中确保电荷再分配时间(电荷再分配处理所需的时
间，例如，控制部911中的控制逻辑所产生的延迟时间或电荷再
分配的安置(settling)时间等)则变得较为重要。
在现有技术中，取样时钟SCK以及内部时钟ICK是基于具
有比取样时钟SCK以及内部时钟ICK的频率高的频率的高速时
钟而生成的。而且，由于存在有因PVT偏差(制造偏差、电源
电压偏差、温度偏差)而导致比较时间以及电荷再分配时间发生
变动的可能性，因此需在考虑了比较时间以及电荷再分配时间的
最坏情形(worst-case)的基础上设定取样时钟SCK以及内部时
钟ICK各自的高电平期间以及低电平期间。由此，难以进行取
样时钟S CK以及内部时钟ICK的高速化。
此外，非专利文献2公开了：通过包含逐次逼近型AD变换
器的比较器的振荡电路来生成内部时钟，由此与比较器延迟时间
的变动对应地使内部时钟的高电平期间进行变化的情形。根据该
文献，能够在内部时钟的高电平期间确保比较处理时间，与在考
虑了比较器延迟时间的最坏情形的基础上设定内部时钟的高电
平期间的情况相比，能够实现内部时钟的高速化。
在先技术文献
非专利文献
非专利文献1：Michiel van Elzakker，et al.，″A 1.9μ W
4.4fJ/Conversion-step 10b 1MS/s Charge-Redistribution ADC″in
IEEE ISSCC Dig.Tech.Papers，Feb.2008，pp.244-245.
非专利文献2：Shuo-Wei Michael Chen，et al.，″A 6-bit
600-MS/s 5.3-mW Asynchronous ADC in 0.13-um CMO S″IEEE J.
Solid-State Circuits，VOL.41，No.12，pp.2669-2680，DECEMBER
2006.
发明的概要
发明所要解决的课题
但是，在非专利文献2的技术中，即使能够按照在内部时钟
的高电平期间使比较处理得以完成的方式确保内部时钟的高电
平期间，但也存在不能适当确保内部时钟的低电平期间的情况。
例如，在因PVT偏差而导致振荡电路的自激周期发生变动时，
不仅是内部时钟的高电平期间，内部时钟的低电平期间也将发生
变动。假如在内部时钟的低电平期间变得过长的情况下，将在取
样时钟的低电平期间内不能收纳内部时钟的脉冲(高电平期间)，
其结果是，存在导致逐次逼近型AD变换器发生误动作的可能
性。另外，在内部时钟的低电平期间成为比电荷再分配时间短的
情况下，则有在内部时钟的低电平期间内不能完成电荷再分配处
理这样的可能性。
发明内容
解决课题的手段
根据本发明的1方案，时钟生成电路是生成逐次逼近型AD
变换器中所利用的取样时钟以及内部时钟的电路，所述逐次逼近
型AD变换器将电压电平相互互补地变化的第1模拟信号及第2
模拟信号变换为n(n≥2)比特的数字信号，且具备第1电容
DA变换器及第2电容DA变换器、以及差动型锁存比较器，所
述时钟生成电路具备：取样时钟生成部，其生成所述取样时钟；
内部时钟生成部，其生成所述内部时钟；以及延迟控制部，在所
述取样时钟为第1电压电平的期间，所述第1电容DA变换器及
第2电容DA变换器分别蓄积与所述第1模拟信号及第2模拟信
号的信号电平相应的电荷，对与该第1模拟信号及第2模拟信号
的信号电平相应的第1模拟电压及第2模拟电压进行分别取样，
在所述内部时钟为第1电压电平的期间，所述差动型锁存比较器
与所述第1模拟电压及第2模拟电压的高低关系对应地使第1
比较信号及第2比较信号向相互不同的电压电平进行变化，并且
输出与所述第1比较信号及第2比较信号相应的比特值作为所述
数字信号，在所述内部时钟为第2电压电平的期间，所述差动型
锁存比较器使所述第1比较信号及第2比较信号向相互相同的电
压电平进行变化，并且维持所述比特值，所述第1电容DA变换
器及第2电容DA变换器按照使所述第1模拟电压及第2模拟电
压相互接近的方式，分别与所述比特值对应地对该第1电容DA
变换器及第2电容DA变换器中蓄积的电荷进行控制，所述取样
时钟生成部当对所述逐次逼近型AD变换器的取样周期进行规
定的基准时钟从第2电压电平向第1电压电平转变时，使所述取
样时钟从第1电压电平向第2电压电平转变；并且在所述取样时
钟为第2电压电平的期间，当所述内部时钟的从第1电压电平至
第2电压电平的转变发生n次时，使所述取样时钟从第2电压电
平向第1电压电平转变，所述内部时钟生成部在所述取样时钟为
第1电压电平的期间，使所述内部时钟维持第2电压电平；当所
述取样时钟从第1电压电平向第2电压电平转变时，使所述内部
时钟从第2电压电平向第1电压电平转变；在所述取样时钟为第
2电压电平的期间，当所述第1比较信号及第2比较信号从相互
相同的电压电平向相互不同的电压电平转变时，使所述内部时钟
从第1电压电平向第2电压电平转变；在所述第1比较信号及第
2比较信号从相互不同的电压电平向相互相同的电压电平转变
时，在经过了可变延迟时间之后，使所述内部时钟从第2电压电
平向第1电压电平转变，所述延迟控制部对所述内部时钟生成部
中的所述可变延迟时间进行控制，以使得所述取样时钟为第1
电压电平的期间相对于所述基准时钟的周期的比例接近预先确
定的比例。
在所述时钟生成电路中，内部时钟的n个第1电压电平期间
(内部时钟为第1电压电平的期间)各个中包含差动型锁存比较
器的延迟时间，所以，能够在内部时钟的n个第1电压电平期间
的各个中确保比较时间(差动型锁存比较器进行的比较处理所需
的时间)。
另外，通过按照使取样时钟的第1电压电平期间(取样时钟
为第1电压电平的期间)相对于基准时钟的周期的比例接近预先
确定的比例的方式来对内部时钟生成部中的可变延迟时间进行
控制，能够确保取样时钟的第1电压电平期间，并且，能够将内
部时钟的n个第1电压电平期间收纳在取样时钟的第2电压电平
期间(取样时钟为第2电压电平的期间)内。
并且，能够将从取样时钟的第2电压电平期间中减去内部时
钟的n个第1电压电平期间后所获得的剩余期间作为内部时钟的
(n-1)个第2电压电平期间(内部时钟为第2电压电平的期间)
而大致均等地分配，能够易于在内部时钟的(n-1)个第2电压
电平期间的各个中确保电荷再分配时间(电容DA变换器进行电
荷再分配处理所需的时间)。
此外，所述内部时钟生成部也可以具备：第1逻辑电路，其
在所述第1比较信号及第2比较信号为相互不同的电压电平的情
况下，将第1内部信号设定为第1电压电平，在所述第1比较信
号及第2比较信号为相互相同的电压电平的情况下，将所述第1
内部信号设定为第2电压电平；可变延迟器，其对所述第1内部
信号的从第1电压电平向第2电压电平的转变附加所述可变延迟
时间之后，作为第2内部信号而输出；以及第2逻辑电路，其在
所述取样时钟以及所述第2内部信号的两者为第2电压电平的情
况下，将所述内部时钟设定为第1电压电平，在所述取样时钟以
及所述第2内部信号中的至少一者为第1电压电平的情况下，将
所述内部时钟设定为第2电压电平。
此外，所述延迟控制部也可以包括：电压生成部，其按照使
控制电压的电压电平相对于所述取样时钟的第1电压电平的比
例成为所述预先确定的比例的方式来生成所述控制电压；以及比
例控制部，其按照使所述取样时钟的DC电平接近所述控制电压
的电压电平的方式对所述内部时钟生成部中的所述可变延迟时
间进行控制。
此外，所述取样时钟生成部也可以包括：计数器，其在所述
取样时钟为第2电压电平的期间，对所述内部时钟的从第1电压
电平向第2电压电平的转变次数进行计数，当所述转变次数达到
所述n时，使所述取样时钟从第2电压电平向第1电压电平转变；
以及计数器控制部，其在所述基准时钟从第2电压电平向第1
电压电平转变时，使所述取样时钟从第1电压电平向第2电压电
平转变。
此外，所述预先确定的比例也可以是能够可变控制的。通过
这样的构成，能够对取样时钟为第1电压电平的期间进行调整。
例如，能够与逐次逼近型AD变换器的规格(取样处理中的安置
时间等)对应地设定取样时钟的第1电压电平期间。
此外，所述n也可以是能够可变控制的。通过这样的构成，
能够对内部时钟的脉冲数(第1电压电平期间的个数)进行调整。
例如，能够与逐次逼近型AD变换器的规格(比特数等)对应地
设定内部时钟的脉冲数。
根据本发明的另一方案，时钟生成电路是生成逐次逼近型
AD变换器中所利用的取样时钟以及内部时钟的电路，所述逐次
逼近型AD变换器将模拟信号变换为n(n≥2)比特的数字信号，
且具备电容DA变换器、以及差动型锁存比较器，所述时钟生成
电路具备：取样时钟生成部，其生成所述取样时钟；内部时钟生
成部，其生成所述内部时钟；以及延迟控制部，在所述取样时钟
为第1电压电平的期间，所述电容DA变换器蓄积与所述模拟信
号的信号电平相应的电荷，对与该模拟信号的信号电平相应的模
拟电压进行取样，在所述内部时钟为第1电压电平的期间，所述
差动型锁存比较器根据基准电压与所述模拟电压的高低关系，使
第1比较信号及第2比较信号向相互不同的电压电平进行变化，
并且输出与所述第1比较信号及第2比较信号相应的比特值作为
所述数字信号，在所述内部时钟为第2电压电平的期间，所述差
动型锁存比较器使所述第1比较信号及第2比较信号向相互相同
的电压电平进行变化，并且维持所述比特值，所述电容DA变换
器按照使所述模拟电压接近所述基准电压的方式，与所述比特值
对应地对该电容DA变换器中蓄积的电荷进行控制，所述取样时
钟生成部当对所述逐次逼近型AD变换器的取样周期进行规定
的基准时钟从第2电压电平向第1电压电平转变时，使所述取样
时钟从第1电压电平向第2电压电平转变；并且在所述取样时钟
为第2电压电平的期间，当所述内部时钟的从第1电压电平至第
2电压电平的转变发生n次时，使所述取样时钟从第2电压电平
向第1电压电平转变，所述内部时钟生成部在所述取样时钟为第
1电压电平的期间，使所述内部时钟维持第2电压电平；当所述
取样时钟从第1电压电平向第2电压电平转变时，使所述内部时
钟从第2电压电平向第1电压电平转变；在所述取样时钟为第2
电压电平的期间，当所述第1比较信号及第2比较信号从相互相
同的电压电平向相互不同的电压电平转变时，使所述内部时钟从
第1电压电平向第2电压电平转变；在所述第1比较信号及第2
比较信号从相互不同的电压电平向相互相同的电压电平转变时，
在经过了可变延迟时间之后，使所述内部时钟从第2电压电平向
第1电压电平转变，所述延迟控制部对所述内部时钟生成部中的
所述可变延迟时间进行控制，以使得所述取样时钟为第1电压电
平的期间相对于所述基准时钟的周期的比例接近预先确定的比
例。
所述时钟生成电路能够在内部时钟的n个第1电压电平期间
的各个中确保比较时间。另外，能够确保取样时钟的第1电压电
平期间，并且能够将内部时钟的n个第1电压电平期间收纳于取
样时钟的第2电压电平期间内。并且，能够将从取样时钟的第2
电压电平期间减去内部时钟的n个第1电压电平期间后获得的剩
余期间作为内部时钟的(n-1)个第2电压电平期间而大致均等
地分配，能够易于在内部时钟的(n-1)个第2电压电平期间的
各个中确保电荷再分配时间。
发明效果
如上所述，能够在内部时钟的n个第1电压电平期间的各个
中确保比较时间。另外，能够确保取样时钟的第1电压电平期间，
并且能够将内部时钟的n个第1电压电平期间收纳于取样时钟的
第2电压电平期间内。并且，能够将从取样时钟的第2电压电平
期间中减去内部时钟的n个第1电压电平期间后所获得的剩余期
间作为内部时钟的(n-1)个第2电压电平期间而进行大致均等
的分配，能够易于在内部时钟的(n-1)个第2电压电平期间的
各个中确保电荷再分配时间。
附图说明
图1是表示逐次逼近型AD变换器用时钟生成电路的构成例
的图。
图2是用于说明逐次逼近型AD变换器的动作的图。
图3是表示差动型锁存比较器的构成例的图。
图4是表示取样时钟生成部的构成例的图。
图5是用于说明取样时钟生成部的动作的图。
图6是表示可变延迟器的构成例的图。
图7是用于说明内部时钟生成部的动作的图。
图8是表示延迟控制部的构成例的图。
图9是用于说明延迟控制部的动作的图。
图10是用于说明延迟控制部的动作的图。
图11是用于说明取样时钟生成部的变形例的图。
图12是用于说明图11所示的取样时钟生成部的动作的图。
图13是用于说明差动型的逐次逼近型AD变换器的图。
图14是用于说明差动型的逐次逼近型AD变换器的动作的
图。
图15是表示逐次逼近型AD变换器的构成例的图。
图16是用于说明取样时钟以及内部时钟的图。
具体实施方式
以下，参照附图，对实施方式进行详细说明。此外，在图中，
针对相同或者相当部分，赋予其相同的标号并不再重复其说明。
图1表示逐次逼近型AD变换器用时钟生成电路10的构成
例。时钟生成电路10生成逐次逼近型AD变换器20所利用的取
样时钟SCK以及内部时钟ICK。
(逐次逼近型AD变换器)
在此，在说明时钟生成电路10之前，先对逐次逼近型AD
变换器20进行说明。逐次逼近型AD变换器20是将模拟信号
Vin变换为n比特(在此，n＝4)的数字信号的变换器，其具备
电容DA变换器21、以及差动型锁存比较器22。在取样SCK的
高电平期间，电容DA变换器21蓄积与模拟信号Vin的信号电
平相应的电荷，对与模拟信号Vin的信号电平相应的模拟电压
Vs进行取样。在内部时钟ICK的高电平期间，差动型锁存比较
器22根据模拟电压Vs与基准电压VREF的高低关系，使比较
信号QP、QN向相互不同的电压电平转变，并且将与比较信号
QP、QN相应的比特值DB作为数字信号而输出。在内部时钟ICK
的低电平期间，差动型锁存比较器22使比较信号QP、QN向相
互相同的电压电平转变，并且维持比特值DB。电容DA变换器
21按照使模拟电压Vs接近于基准电压VREF的方式，根据比特
值DB来控制电容DA变换器21所蓄积的电荷。
例如，电容DA变换器21包括取样开关SW、多个(在此，
4个)电容201～204、及控制部211。差动型锁存比较器22包
括预充电型比较器221、及锁存电路222。在此，电容201～204
的电容值被进行二进制加权。例如，在将电容204的电容值设为
C0时，电容203、202、201的电容值分别成为2C0、4C0、8C0。
电容201～204的一端与取样节点Ns连接，电容201～204的另
一端分别被提供控制电压V1～V4。
其次，参照图2，对逐次逼近型AD变换器20的动作进行
说明。
《取样时钟的高电平期间Ts》
控制部211在取样时钟SCK的高电平期间，将控制电压V1
初始化为高电平(例如，电源电压Vdd)，并且将控制电压V2～
V4初始化为低电平(例如，接地电压Vss)。取样开关SW与
取样时钟SCK的上升沿同步地从断开状态向接通状态切换，取
样时钟SCK的下降沿同步地从接通状态向断开状态切换。由此，
在电容201～204蓄积与模拟信号Vin的信号电平相应的电荷，
如图2那样，在取样时钟SCK的高电平期间Ts中，在取样节点
Ns，对与模拟信号Vin的信号电平相应的模拟电压Vs进行取样。
《内部时钟的高电平期间T1》
预充电型比较器221在模拟电压Vs比基准电压VREF低的
情况下，与内部时钟ICK的上升沿(在图2中，内部时钟ICK
的第2个上升沿)同步地，使比较信号QP从高电平(例如，电
源电压Vdd)向低电平(例如，接地电压Vss)转变，并且维持
比较信号QN为高电平不变。另外，预充电型比较器221在模拟
电压Vs不比基准电压VREF低的情况下，与内部时钟ICK的上
升沿(图2中，内部时钟ICK的第1个、第3个、第4个上升
沿)同步地将比较信号QP维持在高电平不变，并且使比较信号
QN从高电平向低电平转变。锁存电路222在比较信号QP、QN
分别为低电平以及高电平的情况下，将比特值DB设定为“0(例
如，接地电压Vss)”，在比较信号QP、QN分别为高电平以及
低电平的情况下，将比特值DB设定为“1(例如，电源电压Vdd)”。
例如，在图2中，内部时钟ICK的第1个高电平期间T1中，比
较信号QP、QN分别转变为高电平以及低电平时，比特值DB被
设定为“1”。由此，第1个比特值DB 1(MSB：最上位比特值)
被确定为“1”。如此这样，在内部时钟ICK的第1个～第4个
高电平期间T1中，分别确定比特值DB1～DB4。
《内部时钟的低电平期间T2》
预充电型比较器221与内部时钟ICK的下降沿同步地，使
比较信号QP、QN的两者转变为高电平。锁存电路222在比较
信号QP、QN的两者为高电平的情况下，不使比特值DB变化地
进行保持。控制部211在内部时钟ICK的第i个(在此，i＝1～
3)低电平期间T2中，比特值DB为“0”的情况下，与内部时
钟ICK的第i个下降沿同步地，使控制电压V1～V4中的第i+1
个控制电压(以下，表述为“控制电压V(i+1)”)从低电平
向高电平进行切换。另外，控制部211在内部时钟ICK的第i
个低电平期间T2中比特值DB为“1”的情况下，与内部时钟ICK
的第i个下降沿同步地，使控制电压V1～V4中的第i个控制电
压(以下，表述为“控制电压Vi”)从高电平向低电平进行切
换，并且使控制电压V(i+1)从低电平向高电平进行切换。例
如，控制部211在内部时钟ICK的第1个低电平期间T2中，由
于比特值DB1为“1”，因而与内部时钟ICK的第1个下降沿同
步地，使控制电压V1从高电平向低电平进行切换，并且使控制
电压V2从低电平向高电平进行切换。
〔预充电型比较器〕
如图3所示，预充电型比较器221可包含电流源晶体管
MN20；差动晶体管MN21、MN22；锁存晶体管MN23、NM24、
MP21、MP22；以及预充电晶体管MP31～MP34。内部时钟ICK
从高电平向低电平转变时，预充电晶体管MP31～MP34成为导
通状态，电流源晶体管MN20成为截止状态。由此，对中间节点
N21、N22以及输出节点NQP、NQN提供高电平电压(例如，
电源电压Vdd)，输出节点NQP、NQN的电压(即，比较信号
QP、QN)被设定为高电平。另一方面，内部时钟ICK从低电平
向高电平转变时，预充电晶体管MP31～MP34成为截止状态，
电流源晶体管MN20成为导通状态。由此，与模拟电压Vs与基
准电压VREF的高低关系对应地，输出节点NQP、NQN中的任
意一者的电压将从高电平向低电平转变。
此外，在上述的说明以及图2(以下的说明以及图7、图14
中也相同)中，为了易于理解差动型锁存比较器22的动作，而
说明了比较信号QP、QN中的任意一者与内部时钟ICK的上升
沿同步地从高电平向低电平转变的情形，但关于差动型锁存比较
器22的动作如果详细说明，则如下。首先，内部时钟ICK从低
电平向高电平转变时，输出节点NQP、NQN的电压的两者将开
始从高电平向低电平转变。当输出节点NQP、NQN的电压中的
任意一者达到锁存晶体管MN23、MN24、MP21、MP22的阈值
电平时，通过锁存晶体管MN23、MN24、MP21、MP22开始正
反馈动作，输出节点NQP、NQN的电压中较高的一方的电压将
返回至高电平，并较低的一方的电压将转变为低电平。当输出节
点NQP、NQN的电压中较低的一方的电压达到低电平时，输出
节点NQP、NQN的电压变为稳定。另外，在模拟电压Vs与基
准电压VREF之间的电压差越小，至开始正反馈动作为止的时间
则越长。即，比较器延迟时间(内部时钟ICK从低电平向高电
平转变之后起、至比较信号QP、QN稳定为止的时间)越长。
(时钟生成电路)
其次，对图1所示的时钟生成电路10进行说明。时钟生成
电路10具备用于生成取样时钟SCK的取样时钟生成部11、用
于生成内部时钟ICK的内部时钟生成部12、以及延迟控制部13。
〔取样时钟生成部〕
取样时钟生成部11在基准时钟RCK(用于对逐次逼近型
AD变换器20的取样周期进行规定的时钟)从低电平向高电平
转变时，使取样时钟SCK从高电平向低电平转变。另外，取样
时钟生成部11在取样时钟SCK为低电平的期间，内部时钟ICK
从高电平向低电平的转变发生n次(在此，n＝4)时，使取样时
钟SCK从低电平向高电平转变。例如，如图4那样地，取样时
钟生成部11包含计数器111、以及计数器控制部112。
计数器111在取样时钟SCK为低电平的期间，对内部时钟
ICK从高电平向低电平的转变次数进行计数，在转变次数达到n
次(在此，n＝4)时，使取样时钟SCK从低电平向高电平转变。
例如，计数器111包含：反相器INV1、INV2；以及纵级联的n
个(在此，4个)的双稳态多谐振荡器FF1～FF3、FFS。反相器
INV1将取样时钟SCK的反相信号提供给双稳态多谐振荡器
FF1～FF3的复位端子。反相器INV2将内部时钟ICK的反相信
号提供给双稳态多谐振荡器FF1～FF3、FFS的时钟端子。双稳
态多谐振荡器FF1～FF3、FFS分别与内部时钟ICK的反相信号
的上升沿(即，内部时钟ICK的下降沿)同步地，取入并保持
电源电压Vdd(或者，前级的双稳态多谐振荡器的输出)。双稳
态多谐振荡器FFS的输出信号作为取样时钟SCK进行供给。
计数器控制部112在基准时钟RCK从低电平向高电平转变
时，使取样时钟SCK从高电平向低电平转变。例如，计数器控
制部112包含沿检测部ED、以及反相器INV3。沿检测部ED在
检测出基准时钟RCK的上升沿时，输出检测脉冲RE。反相器
INV3将检测脉冲ED的反相信号提供给双稳态多谐振荡器FFS
的复位端子。
〔取样时钟生成部的动作〕
其次，参照图5，对取样时钟生成部11的动作进行说明。
在基准时钟RCK从低电平向高电平转变时，沿检测部ED
输出检测脉冲RE。由此，双稳态多谐振荡器FFS被复位，双稳
态多谐振荡器FF S的输出信号(取样时钟SCK)从高电平向低
电平转变。
在取样时钟SCK从高电平向低电平转变时，解除双稳态多
谐振荡器FF1～FF3的复位。由此，双稳态多谐振荡器FF1、FF2、
FF3分别与内部时钟ICK的第1个、第2个、第3个下降沿同步
地，使输出信号P1、P2、P3从低电平向高电平转变。
其次，双稳态多谐振荡器FFS与内部时钟ICK的第4个下
降沿同步地，取入双稳态多谐振荡器FF3的输出信号P3。由此，
双稳态多谐振荡器FFS的输出信号(取样时钟SCK)从低电平
向高电平转变。另外，双稳态多谐振荡器FF1～FF3被复位，输
出信号P1～P3从高电平向低电平转变。
〔内部时钟生成部〕
内部时钟生成部12在取样时钟SCK为高电平的期间，将内
部时钟ICK维持为低电平。另外，内部时钟生成部12在取样时
钟SCK从高电平向低电平转变时，使内部时钟ICK从低电平向
高电平转变。并且，内部时钟生成部12在取样时钟SCK为低电
平的期间，当比较信号QP、QN从相互相同的电压电平向相互
不同的电压电平转变时，使内部时钟ICK从高电平向低电平转
变；当比较信号QP、QN从相互不同的电压电平向相互相同的
电压电平转变时，在经过了可变延迟时间之后，使内部时钟ICK
从低电平向高电平转变。例如，如图1那样地，内部时钟生成部
12包含NAND电路121(第1逻辑电路)、可变延迟器122、以
及NOR电路123(第2逻辑电路)。
NAND电路121在比较信号QP、QN为相互不同的电压电
平的情况下，将内部信号S1设定为高电平；在比较信号QP、
QN为相互相同的电压电平(在此，高电平)的情况下，将内部
信号S1设定为低电平。
可变延迟器122对内部信号S1的从高电平向低电平的转变
附加可变延迟时间之后，作为内部信号S2而输出。可变延迟器
122的可变延迟时间是通过延迟控制信号SSS来控制的。例如，
如图6所示，可变延迟器122包含反相器INV4；串联连接的
pMOS晶体管MP1以及nMOS晶体管MNC、MN1；反相器INV5；
nMOS晶体管MN2；以及反相器INV6。在该构成中，延迟控制
信号SSS的信号电平越低，内部信号S12的下降延迟时间越长
(即，可变延迟时间变长)。
NOR电路123在取样时钟S CK以及内部信号S2的两者均
为低电平的情况下，将内部时钟ICK设定为高电平；在取样时
钟SCK以及内部信号S2中的至少一方为高电平的情况下，将内
部时钟ICK设定为低电平。
〔内部时钟生成部的动作〕
其次，参照图7，对内部时钟生成部12的动作进行说明。
在取样时钟SCK为高电平的期间，NOR电路123的输出信
号(内部时钟ICK)维持为低电平。另外，比较信号QP、QN
维持为高电平不变，NAND电路121的输出信号(内部信号S1)
以及可变延迟器122的输出信号(内部信号S2)维持为低电平
不变。
在取样时钟SCK从高电平向低电平转变时，取样时钟SCK
以及内部信号S2的两者成为低电平，NOR电路123的输出信号
(内部时钟ICK)从低电平向高电平转变。
在内部时钟ICK从低电平向高电平转变时，差动型锁存比
较器22根据模拟电压Vs与基准电压VREF的高低关系，使比
较信号QP、QN从相互相同的电压电平向相互不同的电压电平
转变。在比较信号QP、QN向相互不同的电压电平转变时(比
较器延迟时间TC经过后)，NAND电路121的输出信号(内部
信号S1)从低电平向高电平转变。由此，内部信号S11、S12、
S13依次进行转变，可变延迟器122的输出信号(内部信号S2)
从低电平向高电平转变，NOR电路123的输出信号(内部时钟
ICK)从高电平向低电平转变。
在内部时钟ICK从高电平向低电平转变时，差动型锁存比
较器22使比较信号QP、QN从相互不同的电压电平向相互相同
的电压电平转变。在比较信号QP、QN向相互相同的电压电平
转变时，NAND电路121的输出信号(内部信号S1)从高电平
向低电平转变。由此，内部信号S11、S12、S13依次进行转变，
可变延迟器122的输出信号(内部信号S2)从高电平向低电平
转变。在此，对内部信号S2的从高电平向低电平的转变而附加
可变延迟时间TD(内部信号S 12的下降延迟时间)。在内部信
号S2从高电平向低电平转变时，NOR电路123的输出信号(内
部时钟ICK)从低电平向高电平转变。
如此，在取样时钟SCK的低电平期间，当内部时钟ICK从
低电平向高电平转变后，经过了包含比较器延迟时间TC在内的
延迟时间时，内部时钟ICK从高电平向低电平转变。另外，当
内部时钟ICK从高电平向低电平转变后，经过了包含可变延迟
时间TD在内的延迟时间时，内部时钟ICK从低电平向高电平转
变。即，内部时钟ICK的高电平期间T1包含比较器延迟时间
TC，内部时钟ICK的低电平期间T2包含可变延迟时间TD。
其次，在取样时钟SCK的低电平期间，内部时钟ICK的第
n个(在此，n＝4)的下降沿产生时，取样时钟生成部11使取
样时钟SCK从低电平向高电平转变。由此，NOR电路123的输
出信号(内部时钟ICK)维持低电平不变。
〔延迟控制部〕
延迟控制部13按照使取样时钟SCK的高电平期间Ts相对
于基准时钟RCK的周期Tck的比例(以下，表述为“期间比例
Ts/Tck”)接近预先确定的比例(X％)的方式，对内部时钟
生成部12中的可变延迟时间进行控制。例如，如图8所示，延
迟控制部13包含电压生成部131、以及比例控制部132。
电压生成部131按照使控制电压VC的电压电平相对于取样
时钟SCK的高电平(在此，电源电压Vdd)的比例(以下，表
述为“电压比例VC/Vdd”)成为预先确定的比例(X％)的方
式来生成控制电压VC。例如，电压生成部131包含在电源节点
(施加电源电压Vdd的节点)与接地节点(施加接地电压Vss
的节点)之间串联连接的电阻元件R1、R2。通过电阻元件R1、
R2的分阻来生成控制电压VC。此外，在此，电阻元件R2的电
阻值能够通过控制信号CTRL进行变更。即，通过控制信号CTRL
能够变更电压比例VC/Vdd(预先确定的比例(X％))。
比例控制部132按照使取样时钟S CK的DC电平(在此，
中间电压SDC)接近控制电压VC的电压电平的方式，对延迟控
制信号SSS(用于对内部时钟生成部12中的可变延迟时间进行
控制的信号)的信号电平进行增减。例如，比例控制部132包含
电阻元件R3、电容元件C1、以及差动放大器AMP。在图8所
示的构成中，对差动放大器AMP的反相输入端子(-)以及非
反相输入端子(+)分别提供中间电压SDC(与取样时钟SCK
的累积平均电力相当的电压)以及控制电压VC。另外，由于差
动放大器AMP的反相输入端子以及非反相输入端子被假设短
接，从而按照使在取样时钟SCK的高电平期间对电容C1所充电
的电荷量(充电电荷量)与在取样时钟SCK的低电平期间从电
容C1所放电的电荷量(放电电荷量)相互成为相等的方式控制
延迟控制信号SSS的信号电平。
在此，将充电电荷量设为“Q1”，将放电电荷量设为“Q2”
时，能够表示为式1、式2，即：
Q1＝Ts×(Vdd-VC)/R3 …[式1]
Q2＝(Tck-Ts)×VC/R3 …[式2]
另外，由于按照Q1＝Q2的方式控制延迟控制信号SSS的信
号电平，所以能够表示为式3，即：
Ts×(Vdd-VC)/R3＝(Tck-Ts)×VC/R3
…[式3]
对[式3]进行整理，可获得下述式4。
Ts/Tck＝VC/Vdd …[式4]
通过[式4]可知：期间比例Ts/Tck与电压比例VC/Vdd
对应。因而，按照使中间电压SDC的DC电平(即，取样时钟
SCK的DC电平)接近控制电压VC的电压电平的方式对延迟控
制信号SSS的信号电平进行增减，由此，如图9那样，能够使
期间比例Ts/Tck接近电压比例VC/Vdd(预先确定的比例
(X％))。例如，在期间比例Ts/Tck比电压比例VC/Vdd
大的情况下，中间电压SDC的DC电平较之控制电压VC的电
压电平而变高。在该情况下，比例控制部132使延迟控制信号
SSS的信号电平降低。由此，内部时钟生成部12中的可变延迟
时间TD变长，内部时钟ICK的低电平期间T2变长。其结果是，
取样时钟SCK的高电平期间Ts变短，期间比例Ts/Tck变小。
此外，在差动放大器AMP具有理想的放大特性的情况下(例
如，差动放大器AMP的增益为无限的情况下)，中间电压SDC
的电压电平在控制电压VC的电压电平处稳定下来。即，中间电
压SDC与控制电压VC完全一致。另一方面，在差动放大器AMP
不具有理想的放大特性的情况下(例如，差动放大器AMP的增
益为有限的情况下)，中间电压SDC的波形，如图9所示那样，
成为将控制电压VC的电压电平设为DC电平的三角波形。
如上所述，在内部时钟ICK的n个高电平期间的各个中，
包含有比较器延迟时间TC，由此，能够在内部时钟ICK的n个
高电平期间T1的各个中确保比较时间(差动型锁存比较器22
进行的比较处理所需的时间)。
另外，通过按照使期间比例Ts/Tck接近预先确定的比例
(X％)的返方式控制可变延迟时间TD，能够确保取样时钟SCK
的高电平期间Ts，并且能够将内部时钟ICK的n个高电平期间
T1收纳在取样时钟SCK的低电平期间内。
并且，能够将从取样时钟SCK的低电平期间减去内部时钟
ICK的n个高电平期间T1而获得的剩余期间(Tck-Ts-n×T1)，
按内部时钟ICK的(n-1)个低电平期间T2而大致均等地分配。
由此，内部时钟ICK的(n-1)个低电平期间T2的各个中，能
够易于确保电荷再分配时间(电容DA变换器21进行的电荷再
分配处理所需的时间)。
(比例控制)
另外，如图10所示，通过根据控制信号CTRL来变更电压
比例VC/Vdd(即，预先确定的比例(X％))，能够变更期间
比例Ts/Tck。即，能够调整取样时钟SCK的高电平期间Ts。
由此，能够与逐次逼近型AD变换器20的规格(例如，取样处
理中的安置时间等)对应地适当设定取样时钟SCK的高电平期
间Ts。此外，预先确定的比例(X％)也可以是固定的。例如，
电阻R2也可以是固定电阻。
(取样时钟生成部的变形例)
另外，时钟生成电路10也可以取代图1所示的取样时钟生
成部11而具备图11所示的取样时钟生成部11a。取样时钟生成
部11a取代图1所示的计数器111，而包含可变计数器111a。可
变计数器111a包含反相器INV1、INV2；纵级联的m个双稳态
多谐振荡器FF1～FFm；选择器SEL；以及双稳态多谐振荡器
FFS。反相器INV1将取样时钟SCK的反相信号提供给双稳态多
谐振荡器FF1～FFm的复位端子。反相器INV2将内部时钟ICK
的反相信号提供给双稳态多谐振荡器FF1～FFm、FFS的时钟端
子。双稳态多谐振荡器FF1～FFm与内部时钟ICK的反相信号
的上升沿(即，内部时钟ICK的下降沿)同步地，取入并保持
电源电压Vdd(或者，前级的双稳态多谐振荡器的输出信号)。
选择器SEL响应选择控制信号S CTL，选择双稳态多谐振荡器
FF1～FFm的输出信号P1～Pm的任意一个。双稳态多谐振荡器
FFS与内部时钟ICK的反相信号的上升沿同步地，取入并保持
从输出信号P1～Pm中由选择器SEL所选择的输出信号。
例如，在通过选择器SEL而选择了第4个输出信号P4的情
况下，如图12A那样，内部时钟ICK的脉冲数(高电平期间T1
的个数)成为“5个”，在通过选择器SEL而选择了第3个输出
信号P3的情况下，如图12B那样，内部时钟ICK的脉冲数成为
“4个”。
如上所述，通过选择控制信号SCTL，能够调整内部时钟ICK
的脉冲数。由此，能够根据逐次逼近型AD变换器20的规格(例
如，逐次逼近型AD变换器20的比特数)来设定内部时钟ICK
的脉冲数。
(逐次逼近型AD变换器的变形例)
时钟生成电路10也可以适用于图13那样的差动型的逐次逼
近型AD变换器20a。图13所示的逐次逼近型AD变换器20a
是将电压电平相互互补地变化的模拟信号Vinp、Vinn的差电压
变换为n比特(在此，n＝4)的数字信号的变换器，具备：电容
DA变换器21P、21N；以及差动型锁存比较器22。电容DA变
换器21P、21N具有与图1所示的电容DA变换器21相同的构
成。电容DA变换器21P的控制部211根据比特值DB来对控制
电压V1～V4进行控制，电容DA变换器21N的控制部211根据
比特值DBa(比特值DB的反相值)对控制电压V1～V4进行控
制。
在取样时钟S CK的高电平期间Ts中，电容DA变换器21P、
21N分别蓄积与模拟信号Vinp、Vinn的信号电平相应的电荷，
对与模拟信号Vinp、Vinn的信号电平相应的模拟电压Vsp、Vsn
进行取样。在内部时钟ICK的高电平期间T1中，差动型锁存比
较器22根据模拟电压Vsp、Vpn的高低关系而使比较信号QP、
QN向相互不同的电压电平转变，并且将与比较信号QP、QN相
应的比特值DB作为数字信号而输出。在内部时钟ICK的低电平
期间T2中，差动型锁存比较器22使比较信号QP、QN向相互
相同的电压电平转变，且维持比特值DB。电容DA变换器21P、
21N分别按照使模拟电压Vsp、Vpn相互接近的方式，与比特值
DB、DBa对应地，对电容DA变换器21P、21N中蓄积的电荷进
行控制(参照图14)。
此外，时钟生成电路10也可以适用于具有非图1或图13
所示的构成的其他的构成的逐次逼近型AD变换器。
产业上的利用可能性
如上所述，上述时钟生成电路作为逐次逼近型AD变换器用
的时钟生成电路是有用的。
附图标号说明
10 时钟生成电路
11 取样时钟生成部
12 内部时钟生成部
13 延迟控制部
20 逐次逼近型AD变换器
21 电容DA变换器
22 差动型锁存比较器
111 计数器
112 计数器控制部
121 NAND电路
122 可变延迟器
123 NOR电路
131 电压生成部
132 比例控制部
11a 取样时钟生成部
111a 可变计数器
20a 逐次逼近型AD变换器
21p、21n 电容DA变换器