本发明涉及集成半导体存储电路，并更具体地涉及一种具有十分高存储单元密度的存储电路，其中每一存储单元运用一种将信息的一个二进位数存储在一条槽或沟内的装置，槽或沟形成在一块半导体衬底内。 集成半导体存储电路，特别是存储单元主要含有一个存储电容器和一个开关的那些存储电路已达到了很高的存储单元密度。在由R.H.丹拿特（Dennard）于1967年7月14日申请的，与本申请有着同一受让人的第3，387，286号美国专利中，描述了用以提供小动态存储单元的最简单的电路中的一种电路。每一存储单元运用一个存储电容器和一个场效应晶体管。场效应晶体管起开关作用，以便有选择地将电容器连接到一根位/感测（bit/sense）线。
还有，在由都是在1973年1月2日申请的、与本申请有着同一受让人的、W·M·斯密思（Smith）的第3，811，076号以及R·R·加纳切（Garnache）和W·M·斯密思的第3，841，926号美国专利中，披露了一种在本文前面标作为丹拿特专利中所述类型的单个器件场效应晶体管存储单元，利用一层掺杂了的多晶硅和一个在P型电导率半导体衬底中的N+扩散区，N+扩散区由设置在半导体衬底表面的电介质来与衬底隔离，以形成一个存储单元地电容器。多晶硅层越过存储电容器而扩展，在多晶硅层上加一负偏压或固定负电位来屏蔽相邻存储单元之间的场。存储电容器的N+扩散区是这样形成的，即在半导体衬底表面设置一掺杂了的扇形（Segment）绝缘层，再将掺杂物向外扩散入衬底内。
虽然本文前述存储单元的确提供了具有平面或二维排列的高密度的存储单元的存储器，可是每一存储单元的确需要半导体衬底表面的大的给定面积。为了降低每一存储单元给定表面积的尺寸，已做出这样一种结构，即半导体器件或单元以三维排列的方式来形成。在由R·R·加纳切（Garnache）和D·M·开尼（Kenney）于1979年12月17日申请的与本申请有着相同受让人的第4，295，924号美国专利中，披露了一种设置在一条槽或沟道内的半导体器件，直接在沟道壁上或在一支撑的绝缘层上形成一自对准的导电层来作为器件的一个元件。在由D·R·汤姆斯（Thomas）于1980年1月30日申请的与本申请有着同一受让人的第4，335，450号美国专利中描述了一种存储单元，这种存储单元的一个晶体管设置在槽或沟道的一侧壁上，而存储结点设置在晶体管之下。还有，在1980年11月28日申请的第4，327，476号美国专利中，描述了一种垂直的存储单元，这种存储单元具有在一个阱或一条沟道中的存储电容器。
此外，在由I·T·何（H0）和J·拉爱斯门（Riseman）于1980年3月30日申请的与本申请有着相同受让人的第4，462，040号美国专利中，披露了一种单个器件的动态随机存取存储器，这种存储器利用一条具有垂直侧壁的沟道，沟道内设有存储电容器和转移器件，以及在1979年10月29日申请的第4，271，418号美国专利，和在1977年6月6日申请的第4，225，945号美国专利，和在由D·M·开尼（Kenney）于1985年10月31日申请的、有着相同受让人的系列号为793，401的美国专利申请（现第4，785，337号美国专利），和由C·G·詹姆伯脱格（Jambotkar）发表在1984年7月国际商用机器公司技术公开（IBM Technical Disclosure Bulletin）第27卷、第2期第1313至1320页的文章中，给出了一种形成于一条槽或沟道中的单个器件的存储单元，存储结点位于沟道底部，位/感测线位于此结构的顶部，而转移器件位于沟道侧壁。
在由B·F·菲茨克拉尔特（Fitzgerald），K·Y·恩古延（Nguyen）和S·V·恩古延（Nguyen）于1986年5月2日申请的、系列号为858，787的有着共同受让人的美国专利申请（现第4，811，067号美国专利）中，描述了一种动态存储单元，其中开关器件位于沟道底部，沿着沟道相对的侧壁形成有存储电容器和位/感测线。
在1985年3月21日申请的第4，673，962号美国专利中，披露了一种存储器结构，其中，在半导体衬底上形成有一对存储单元，每一存储单元具有一个位于沟道侧壁上的、与另一存储单元相对的多晶硅存储结点。
在由R·R·加纳切（Garnache）和D·M·开尼（Kenney）于1986年7月15日申请的有着相同的受让人的第4，769，786号美国专利中，披露了一种存储电路，其中，每一存储单元只需半导体衬底表面的两个光刻方块，一个光刻方块由两条正交布置的光刻线的交点来限定，如同形成集成半导体电路器件的元件那样，每条线具有一给定的宽度，例如，小于1微米。在此专利的存储器电路中，在一条沟道和一条位/感测线的交点处，形成有两个存储单元。在本文前面所引用的现有技术中，除第4，769，786号和第4，673，962号共同受让美国专利外，没有一篇参考资料披露过利用半导体衬底小于4个光刻方块面积的非常小的存储单元。
本发明的一个目的是提供一种存储单元，这种存储单元具有一条高电率（高导）字线和一条具有最小耦合电容的位/感测线，以改进信噪比，此存储单元，伴随着必要的绝缘装置，只占有半导体衬底表面两个光刻方块，并可用简单的加工技术来制成。
根据本发明，提供出一种存储器，所述存储器包括：一块半导体衬底，它具有一个主表面和一条设置在所述衬底内、具有一纵轴的槽;存储装置，它具有设置在所述槽给定的一个侧壁内的一个存储结点;开关装置，它包括：一个长形的电流携带元件、所述电流携带元件纵向平行于所述槽的纵轴、且设置在所述槽的给定侧壁内;以及一个控制元件、所述控制元件位于所述存储装置和所述衬底的主表面之间、并耦合到所述存储装置;以及一条设置在所述半导体衬底的所述主表面上的导电线，它按与所述槽的纵轴垂直的方向、与所述开关装置的控制元件相接触。
在本发明的一个特殊的实施例中，提供了一个动态随机存取存储器，这个存储器包括：一块半导体衬底，所述半导体衬底具有一个主表面和形成在所述衬底内的一条槽;一个第一存储电容器，它具有设置在所述槽的一个侧壁内的一个存储结点;一个第二存储电容器，它具有设置在所述槽相对于所述一个侧壁的一个侧壁内的存储结点;一个第一长形位/感测扩散区，它纵向平行于所述槽的纵轴、并设置在所述槽的一个侧壁内;一个第二长形位/感测扩散区，它纵向平行于所述槽的纵轴、且设置在所述槽的相对侧壁内;一个控制电极，它设置在所述第一存储电容器和所述第一长形位/感测扩散区之间的所述槽内，并与所述槽的侧壁相绝缘;以及一根字线，它设置在所述半导体衬底的主表面上，与所述控制电极相接触。该存储器可以进一步包括许多附加的存储单元对，这些存储单元对按与所述第一和第二单元类似的方式设置在所述槽内，每一附加单元对的每一单元连接到所述长形的第一和第二位/感测扩散区中的一个，而每一附加单元对的每一个控制电极连接到许多字线中相应的一条字线，所述许多字线承直于所述槽的纵轴、排列在所述半导体衬底的主表面上。
按照附图所示，从下面对本发明的最佳实施例的特别描述中，本发明的前述和其它目的、特点和优点将更为明显。
图1是表明了基本元件的动态单器件存储单元的电路图;
图2是通过图3中线2-2取的本发明结构的两个动态存储单元的剖面图;
图3是设置在沟道相对侧壁上的本发明的两个存储单元的顶视图;
图4是2×2存储单元陈列的顶视图，每一存储单元具有图2和图3中所示的型式;以及
图5和图6是分别通过图4中的线5-5和6-6所取的剖面图。
更详细地参照附图，图1示出了众所周知的一种单器件动态存储单元10的基本电路图，动态存储单元10包括一个带有一个栅极14的场效应晶体管12，一个具有导电板18和存储结点20的存储电容器16，以及一根位/感测线22。如已知的那样，为了在存储电容器16内存储一个二进制数，在位/感测线22上加以一个高或低的电压;如果位/感测线22上加有一个高电压，则晶体管12被接通，将存储结点20充电，表明存在着一个1数位，否则存储结点20保持不充电，表明存在着一个存储的0数位。为了从存储电容16中读出信息，将位/感测线22充电至一个高电压，晶体管12被接通。如果位/感测线22放电，则连接到位/感测线22的一个感测放大器（未示出）将指出在存储电容器16内存在着一个0数位。如果位/感测线22保持充电，则存储电容器16正存储着一个1数位。
图2和图3，示出了一种根据本发明的、示于图1中的一种存储器电路的新颖垂直结构，其中，图3是此结构的顶视图，而图2是通过图3的线2-2所取的剖视图。如图2和3所示，两个动态存储单元10A和10B设置在沟道24内的相对侧壁上，沟道24形成于半导体衬底26内，衬底26最好以硅制成并具有P-电导率。单元10A包括场效应晶体管12、存储电容器16以及位/感测线22，位/感测线22在半导体衬底26内沿着沟道24第一侧壁的上部，形成一个长形的N+扩散区。字线28，最好以掺杂的多晶硅、硅化钨（WSi2）或硅化钛（TiSi2）制成，或掺杂的多晶硅层28′和硅化物层28″的复合物（如图2中所示）所制成，或以掺铜的铝制成，设置在半导体衬底26的上或主表面处，相对于沟道24的纵轴成正交布置，并与晶体管12的栅极14相接触。
晶体管12和电容器16位于沟道24内的第一侧壁上，晶体管12设置在位/感测线22和存储电容器16之间。晶体管12包括栅极14，栅极14最好也由掺有P杂质的多晶硅、硅化钨（WSi2）或硅化钛（TiSi2）制成或掺铜铝制成，由一薄绝缘层30将栅极14和沟道24的第一侧壁隔离开，绝缘薄层30最好是由二氧化硅、氮化硅和二氧化硅制成的三重绝缘层或由二氧化硅和氮化硅制成的双重层。如果需要，栅极14和字线28可形成一个整体单元，如图2中所示，并以单道工序制成。存储电容器16包括存储结点20，存储结点20制成沿沟道24的第一侧壁和导电板18设置的N+扩散区，导电板18以掺有P杂质的含硼多晶硅制成，它由一薄绝缘层32与存储结点或N+扩散区20分开，绝缘层32最好也是由二氧化硅和氮化硅制成的双重或三重绝缘层。存储结点或N+扩散区20起着源极和位/感测线的作用，或者N+扩散区22起着晶体管12漏极的作用。
在沟道24底部和导电板18之间设置有绝缘层34，来将导电板18与半导体衬底26隔离开，在多晶硅板18的顶部生长有二氧化硅的绝缘层36，其厚度最好约为1，000埃，用来将晶体管的栅极14与多晶硅板18隔离开。最好以二氧化硅制成的绝缘层38设置在半导体衬底26的上或主表面与字线28之间，二氧化硅的隔离层40和40′将栅极14分别与位/感测线22和22′绝缘。
也位于沟道24内的第二动态存储单元10B具有设置在沟道24的第二或相对侧壁上的场效应晶体管12′和存储电容器16′，栅极14、导电板18和字线28对单元10A和10B来说是公用的。第二晶体管12′包括栅极14，利用薄绝缘层30′将栅极14与沟道24的第二侧壁隔离开。存储电容器16′包括由N+扩散区形成的存储结20′，它沿着在半导体衬底26内的沟道24的第二侧壁而设置，利用薄绝缘层32′将导电板18与N+扩散区20′隔离开。位/感测线22′是由沿着沟道24的第二侧壁的上部、在半导体衬底26内延伸的N+扩散区形成的。当存储结点20′用作晶体管12′的源极时，位/感测线22′用作场效应晶体管12′的漏极。
如同图3中表明得更为清楚的那样，位/感测线22和22′沿着沟道24的纵轴、并与字线28成正交的垂直方向延伸。
从图2和3可看出，两个十分紧凑的单器件动态存储单元10A和10B相互隔离地设置在沟道24的相对的侧壁上，并与任何相邻的单元相隔离，其中，除连接字线28外单元10A和10B的所有元件都位于沟道24内。沟道24的深和宽可按需制成，以提供所希尺寸的存储电容器和所希开关特性的晶体管。在本发明的一种结构方案中，沟道24的深度最好为7微米，宽度为1微米，而晶体管12和12′的沟道的宽度为1微米，沟道的长度也为1微米。分别形成晶体管12和12′的栅极绝缘介质的绝缘薄层30和30′中的每一层的总厚度为18nm，当绝缘层30制成三重绝缘层时，每层二氧化硅的厚度为5nm，氮化硅层厚度为8nm。存储电容器16和16′的绝缘或介电层32和32′，以及槽24底部绝缘层34中的每一层的厚度最好为13nm，例如，二氧化硅4nm，氮化硅7nm和二氧化硅2nm。如果需要，绝缘层30、30′、32、32′和34也可以同样的材料制成，并且有同样的厚度。N+扩散区20和20′，从槽24上它们各自所在处的侧壁各自扩展入衬底26约150nm。存储单元陈列沿字线方向的相邻单元之间的间距等于或小于1μm，沿与字线方向垂直的位/感测线方向，相邻单元之间的间距等于或小于1μm，这样，在半导体衬底表面处一个存储单元的尺寸有可能制成等于或小于2平方微米。这是在光刻线宽等于1μm或更细一点时制出的。此外，存储电容器16和16′每一个的电容量与位/感测线电容量（假定每一位/感测线有64个存储单元）的比值给出十分合乎需要的比值，即约10-12%。
图4是一存储单元陈列的顶视图，每一单元具有图2和图3中所示的类型，其中，同样的参考字符指相类似的元件，两个单元10A和10B沿着第一字线28在水平方向排成一行，而两个单元10C和10D沿着第二字线28A在水平方向排成一行。陈列字线之间的空间，例如，字线28和28A之间的空间，充填以任何合适的绝缘材料42，例如，聚酰亚胺或可回流的硼磷硅酸盐玻璃（BPSG）。还有，单元10A和10C也沿位/感测线22在垂直方向排成一列，而单元10B和10D沿位/感测线22′在垂直方向排成一列。如所知道的那样，字线28和28A的每一根连接到字译码器和驱动器电路44，以进行有选择的动作，而位/感测线22和22′的每一根可以连接到已知的位线译码器、预充电和感测放大器电路46。
图5是通过图4中的线5-5所取的剖视图，而图6是通过图4中的线6-6所取的剖视图，用来更清楚地表明陈列的单元10A、10B、10C和10D的元件的细节。
参阅图4和5，其中，图5是在单元的存储结点之间的绝缘区内、垂直地通过槽24的剖面图。能很容易地看出，由绝缘材料42隔离开的位/感测线22和22′、沿着槽24侧壁的上部穿过此绝缘区，而且在绝缘区内存在N+存储结点20和20′。导电板18设置在槽24底部处的绝缘区内，通过绝缘层32、32′和34与半导体衬底26绝缘。
图6是穿过存储结点20′和位/感测线22′、平行于槽24的一个侧壁所取的剖视图。可以看出，以长形N+扩散区表示出的位/感测线22′沿半导体衬底26的上部跨过两个晶体管10B和10D的存储结点20′，但与对齐的、分别越过存储单元10B和10D的存储结点20′的字线28和28A是分隔开的。字线28和28A是通过绝缘层38与半导体衬底26的上或主表面隔开的。多晶硅层28′以及字线28和28A的硅化物层28″的剖视情况也能从图6中很容易地看到。存储单元10B和10D每一个的晶体管12′的沟道宽度可看作是位/感测线22′的N+扩散区与存储结点20′的N+扩散区之间的距离。
如众所周知，向图4中所示的随机存取存储器陈列写入、或从那里读出，可用任何已知类型的字线译码器和驱动器电路42以及位线译码器、预充电和感测放大器电路44，来选择单元10A、10B、10C和10D中的任一个或更多个。此外，应该明白，槽24沿着它的两个侧壁的每一侧壁可以包含数百个存储单元，这些存储单元可连接到位/感测线22和22′，并且，数百条相似的间隔开的槽可以平行于包含有类似的可连接到字线28和28A的存储单元的槽24而排列。这些槽24之间可由一条光刻线来间隔开，即距离短至1μm或更小。此外，应明白，为了更有效地利用半导体衬底26的上或主表面的面积，位线译码器、预充电和感测放大器电路46可以设置在交替的那些槽24的一端，而剩余那些槽24的位线译码器、预充电和感测放大器电路46设置在槽24的相反端。如果需要，字线译码器和驱动电路44也可按类似方式设置在字线28和28A的不同端。
任何已知的工艺过程可用来制作本发明的存储单元。在一种特殊的工艺过程中，能量为10MeV的硼离子通过半导体衬底26的上或主表面、植入到约7μm的深度;以产生一个1E17的浓度。最好，以常用的技术，生长出一层7μm厚度的掺杂外延硅层。在半导体衬底26内腐蚀出深度约等于位/感测线22和22′之一的所希宽度的浅槽，采用的腐蚀方法是已知的在氯基（Chlorine-based）环境下，用约4000埃厚度的氧化物掩蔽层38的反应离子腐蚀技术。利用已知的化学蒸发沉积技术，沿着浅槽两侧壁和底部形状相似地沉积上一层厚约1，500埃、掺有约1%砷的比较厚的氧化物层，最好为二氧化硅。然后用一种已知的反应离子腐蚀（reactive ionetching）工艺过程，以形成掺杂有砷的氧化物侧壁间隔物40和40′，如图2和5中所表明的那样。再次使用反应离子腐蚀技术，浅槽被进一步腐蚀到它的全深度，如图2和图5中所示的槽24。一层薄的掺杂有砷的氧化层（也掺杂有约1%的砷）、约150埃厚，形状相似地沉积在槽24内，跟着用反应离子腐蚀，从衬底26的上平表面和槽24的底部除去此薄的砷掺杂层。槽24充填以任何合适的光致抗蚀剂，并用任何已知的包括一不易腐蚀层的多层或多级光刻工艺（MLR），借助于任何合适的腐蚀工艺，在垂直于槽24纵轴、刻出深度延伸到槽24底部的深的光刻线条图形。此深的光刻线条图形用来限定存储结点20和20′，接着，从深腐蚀的光刻线条图形内槽24的侧壁那里腐蚀掉已曝光的砷掺杂氧化物薄层（例如，借助于稀释的氟氢酸），在槽24的侧壁上留下分立的砷掺杂氧化物片断，用以形成存储结点20和20′。其中形成有深光刻图形的光刻胶的剩余部分现被除去，槽24重新充填以一种新的光刻胶，並使反应离子腐蚀均匀地下达入槽24内，到达存储结点20和20′上边缘所要求的深度。借助于由此新光刻胶的高度限定的存储结点20和20′的上边缘，利用合适的湿性腐蚀剂，从槽24侧壁的上部除去所有的砷掺杂氧化物薄层。因为砷掺杂氧化物侧壁间隔物40和40′比砷掺杂氧化物薄层要厚得多，所以在腐蚀砷掺杂氧化物薄层时，间隔物40和40′基本上不受妨碍地被保留下来。于是，此新的光刻胶从槽24剥去或除去，并用任何合适的驱入（drive-in）工艺，将砷从砷掺杂氧化物薄层和从厚侧壁间隔器40和40′导入半导体衬底26，以分别形成存储结点20和20′、位/感测线22和22′。此后，从槽24的侧壁剥去掺杂氧化物薄层，并通过顺序应用十分薄的二氧化硅、氮化硅和二氧化硅，在槽24内形状相似地沉积上薄绝缘层32、32′和34，绝缘层32和32′起着存储电容器16和16′的电介质的作用。
然后，槽24充填以掺杂的多晶硅，并利用化学-机械抛光，使之平面化。多晶硅在槽24内腐蚀到合适的深度，在稍低于存储结点20和20′的上边缘处，建立起导电板18的上表面，如图2中所示。为了给导电板18提供一个电接触区，在完成最后一道腐蚀工序前，槽24的一部分被掩蔽起来。导电板18的上表面于是覆盖以绝缘层36，绝缘层36可以通过任何已知的氧化工艺适当地在多晶硅导电板18上生长出来，同时增加了在衬底26表面绝缘层38的厚度。
薄绝缘层32和32′在绝缘层36以上的延伸部分用任何合适的湿腐蚀工艺除去，并沉积上新的薄绝缘层30和30′，它们起着晶体管12和12′栅极的电介质的作用。然而，如果需要，已延伸出去的绝缘层32和32′可以用作晶体管12和12′栅极的电介质。通过再次在槽24内和半导体衬底26的上或主表面上沉积多晶硅，再将多晶硅印刷和腐蚀成与槽24纵轴垂直排列的带条，来制成晶体管12和12′的栅极14和字线28和28A，这在图2中表示得更为清楚。如果希望更好，如本文前述那样，字线28和28A可包括双或多层导电材料，以致提供电导率更高的字线28和28A。在这个例子中，在沉积上一层厚约4，000埃的、用作字线28和28A的多晶硅层28′后，在腐蚀前，在多晶硅层28′上沉积上一层厚约1，000埃的钨的硅化物或鈦的硅化物，用以在字线28和28A中形成一更为导电的层28″，如图2和6中所示。聚酰亚胺或一种可回流的绝缘材料，例如，硼磷硅酸盐玻璃，用来填充字线28和28A之间的槽24的空隙，並将其整平。也可以用厚约5，000埃的最后所述的那种绝缘材料来覆盖字线28和28A。如果必需，在所制成结构的顶部，可按通常的方式、形成第一金属层、鈍化层和第二金属层，用来给存储器的各种元件提供适当的电气连接。
应该明白，为了除去在槽24端部处的掺杂侧壁间隔物，来将位/感测线22和22′彼此分开，在砷掺杂侧壁氧化物间隔物40和40′形成后需要有一合适的掩模。此外，在砷掺杂侧壁氧化物间隔物40和40′形成后，还需另一掩模，以限定出电气连接到位/感测线22和22′的扩展的离子注入区，用来作为位/感测线22和22′端部的接触区。可以很容易看出，根据本发明，提供出一种在半导体衬底内成垂直结构的存储单元，通过在一条槽或沟内形成存储装置、开关装置和单元的位/感测线，而只需十分小的单元衬底表面积，即两个方块，字线设置在半导体衬底的表面，且相对于槽或位/感测线纵轴垂直排列，字线设置在半导体衬底的表面使得它的尺寸不受限制，因为字线本应位于小槽内，例如槽24内，并且由此字线可更容易地制成粗而导电率高的线。这一安排对存储器特别重要，因为在一存储器陈列中，字线是十分长，并通常显著地比位/感测线的长度长。因此，具有尽可能低电阻的字线对于高速存储器来说，是很重要的。
本发明的十分密集的存储器的另一优点是在位/感测线之间的电容耦合减至最小，因为掺杂半导体衬底26和字线的排列保持有显著的屏蔽效应，这是其它密集布线，例如在本文前面引用的有着共同受让的第4，769，786号美国专利中的方案未曾提供过的，结果改进了信噪比。
根据本发明可进一步看出，用简单、已知的工序步骤，已在一个具有高导电率字线的存储陈列中、设置了高密度、两方形的存储单元。例如，所用工序不需要在细槽深处形成厚的氧化物层，因为;如本文前面所描述的那样，只需在槽的较低部分形成薄的绝缘层。
虽然已参照最佳实施例对本发明专门予以图示和描述，但所属技术领域内的专业人员将明白，有可能做出各种各样形式和细节上的改动而未偏离本发明的精神和范围。