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1、10申请公布号CN104051023A43申请公布日20140917CN104051023A21申请号201310556216122申请日2013111161/775,72820130311USG11C29/1220060171申请人旺宏电子股份有限公司地址中国台湾新竹科学工业园区力行路16号72发明人杨宜山洪硕男洪俊雄74专利代理机构中科专利商标代理有限责任公司11021代理人任岩54发明名称侦测电路及侦测方法57摘要本发明公开了一种针对页缓冲器输出端中的错误计数问题的侦测电路及侦测方法，计数状态电路在电性上会耦接至对应的位状态存储器元件上，位状态存储器元件会选择性的储存耦接至一存储器阵列的。
2、一位线上的位状态。位错误状态是指至少为通过PASS以及错误FAIL状态之一。计数状态电路依照顺序会彼此电性耦接在一起。控制逻辑则依照所述顺序产生计数状态电路的运行以决定储存位状态的存储器元件的总数量。储存位状态的存储器元件数量是指错误位或是非错误位的数目，依此可以帮助决定是否有太多的错误以致无法通过错误句柄来加以更正。30优先权数据51INTCL权利要求书2页说明书10页附图13页19中华人民共和国国家知识产权局12发明专利申请权利要求书2页说明书10页附图13页10申请公布号CN104051023ACN104051023A1/2页21一种侦测电路，包括多个计数状态电路，耦接至多个位状态存储器。
3、元件中的相对应的位状态存储器元件，该多个计数状态电路彼此依一次序相互耦接；以及控制逻辑电路，依该次序运作该多个计数状态电路以决定该多个位状态存储器元件的一总数量。2根据权利要求1所述的侦测电路，其中该多个计数状态电路具有相对应的多个计数状态存储器元件，该相对应的计数状态存储器元件指出该多个位状态存储器元件中的位状态是否被计算到储存该位状态的多个位状态存储器元件的总数量内，该位状态显示耦接于该多个位状态存储器元件的该多个位线的相对应的一位线的至少通过PASS以及错误FAIL状态之一。3根据权利要求1所述的侦测电路，其中，依该次序运作该多个计数状态电路的运行过程被该多个计数状态电路的一计数状态电路。
4、中断，该计数状态电路具有一相对应的计数状态存储器元件，该相对应的计数状态存储器元件指出该多个位状态存储器元件中的至少一位状态存储器元件中的位状态未被计算到储存该位状态的多个位状态存储器元件的总数量内。4根据权利要求3所述的侦测电路，其中，该多个计数状态电路的运行过程被中断之后，且在进行下一个计数的运作之前，该相对应的计数状态存储器元件的内容会被控制电路改变，以显示该状态计数存储器元件其中的至少一个的位状态已被计算到储存该位状态的该多个存储器元件的总数量内。5根据权利要求1所述的侦测电路，其中，控制电路使得多个计数状态电路可以依序进行计数运作，至少直到该多个计数状态电路中没有一个计数状态电路其相。
5、对应的计数状态存储器元件指出该多个位状态存储器元件中的一位状态存储器元件中的位状态未被计算到储存该位状态的多个存储器元件的总数量内。6一种侦测方法，包括依一次序运作多个计数状态电路以决定在多个位状态存储器元件的一总数量，该多个计数状态电路彼此依该次序相互耦接，其中多个计数状态电路分别接收来自多个位状态存储器元件中的相对应的位状态存储器元件中的数据。7根据权利要求6所述的方法，更包括通过该多个相对应的计数状态存储器元件以指出是否该多个位状态存储器元件中的位状态是否被计算到该多个位状态存储器元件的总数量内，该位状态显示该多个位的至少通过PASS以及错误FAIL状态之一。8根据权利要求6所述的方法，。
6、更包括中断依该次序运作该多个计数状态电路的运行过程，以回应该多个计数状态电路的一计数状态电路，该计数状态电路具有一相对应的计数状态存储器元件，该相对应的计数状态存储器元件指出该多个位状态存储器元件中的至少一位状态存储器元件中的位状态未被计算到储存该位状态的多个存储器元件的总数量内。9根据权利要求8所述的方法，其中，该多个计数状态电路的运行过程被中断之后，且在进行下一个计数的运作之前，该控制电路改变该相对应的计数状态存储器元件的内容以显示该状态计数存储器元件其中的至少一个的位状态已被计算到储存该位状态的该多个权利要求书CN104051023A2/2页3存储器元件的总数量内。10一种侦测电路，包括。
7、一装置，用以依一次序运作多个计数状态电路以决定在多个位状态存储器元件的一总数量，该多个计数状态电路彼此依该次序相互耦接，其中多个计数状态电路分别接收来自多个位状态存储器元件中的相对应的位状态存储器元件中的数据。权利要求书CN104051023A1/10页4侦测电路及侦测方法技术领域0001本发明技术是用于页缓冲器输出端PAGEBUFFEROUTPUT，尤其是针对页缓冲器输出端中的错误计数问题的侦测电路及侦测方法。背景技术0002随着微缩技术的发展，存储器元件中的随机缺陷不断的上升，比如说在一NAND闪存阵列中的断路的位线。这些缺陷可以通过备援单元加以修复，或是假使缺陷数量在编程或擦除操作过程中。
8、相对为有限的数量则可以忍受这些缺陷。若可以忍受这些缺陷存在，则在一页的读写操作下，缺陷的数量应该小于一页ECC所能接受的数量，以使ECC在读取操作时，可以修复因缺陷所造成的错误，同时页缓冲器会也可在编程或擦除操作过程中计数错误位的数量。0003图1是一简易电路图，说明测量页缓冲器输出端中错误讯息的数量。图1所示的电路图效能虽快但不精准，原因如下页缓冲器输出状态栓锁器PAGEBUFFEROUTPUTSTATUSLATCH12、14、16、18、20和22指出是否对应的页缓冲器输出状态位具有一位状态。在一个例子中，该位状态指出一相对应位线的错误状态，比如说至少为通过PASS以及错误FAIL状态之一。
9、。页缓冲器输出状态栓锁器12和22的位状态为错误FAIL状态且输出一高电平值。页缓冲器输出状态栓锁器14、16、18和20的位状态为通过PASS状态且输出低电平值。页缓冲器输出状态栓锁值器被耦接至一对应的错误位侦测单元FAILBITDETECTIONUNIT，FBDU。0004错误位侦测单元电路24、26、28、30、32和34会耦接至对应的页缓冲器输出状态栓锁器12、14、16、18、20和22。一个错误位侦测单元包含两个串接的NMOS晶体管。在每个错误位侦测单元中，两个串接的NMOS晶体管其中的一晶体管的栅极会耦接至讯号VNC36，也就是可以开启所有错误位侦测单元电路24、26、28、30。
10、、32和34的讯号。在每一个错误位侦测单元中，另一个串接的NMOS晶体管的栅极则耦接至对应的页缓冲器输出状态栓锁器12、14、16、18、20和22；当对应的页缓冲器输出状态栓锁器的位状态为错误FAIL状态时，该另一个串接的NMOS晶体管会被开启，反之则会关闭。NMOS晶体管之外的晶体管也可以取代上述的NMOS晶体管。0005供应电压VDD40提供电流N1/2I通过PMOSVPC38，其中N代表最大数量的错误位，可用页缓冲器输出状态栓锁器数量来表示。某些情况N可以是最大数量的错误位，且透过错误修正码方式来修复。对每一个具有错误位状态的页缓冲器输出状态栓锁器，对应的错误位侦测单元会流入电流I。页。
11、缓冲器输出状态栓锁器中有K个错误位状态，则会流入总电流KI。供给和流入电流的差异是NK1/2I，也就是流入NAND栅极42的DET输入端的电流。0006NAND栅极42也有另外一个EN输入端和一个输出端耦接至栓锁器44且输出通过PASS或是错误FAIL。0007输出的方式如下说明书CN104051023A2/10页50008KN1/2通过PASS；0009KN1/2错误FAIL。0010图1所示电路其效能快速主要的原因乃是基于可以同步侦测页缓冲器PAGEBUFFER中所有页缓冲器输出状态栓锁器。但是其缺点包括流入电流来自于电流镜；晶体管参数的不匹配会对电流的精准度造成影响；当N大的时候，输入于。
12、NAND栅的DET输入端的介于通过PASS和错误FAIL微小变化的电流会影响到侦测的准确性。0011图2是一简易电路图说明透过二元搜寻法以侦测输出页缓冲器中的错误发生的位置。图2所示电路的精确度高但效能不快，原因如下0012每一个输出页缓冲状态栓锁器会耦接至图2电路所对应的错误位侦测单元，错误位侦测单元包括栓锁器48且透过讯号SELECT52和讯号RESET50来设定状态，然后利用讯号LOAD46来加载数据。所有FBDU电路会耦接至相同的DET输出54。0013讯号SELECT52是指译码地址讯号。假使地址选定，则讯号SELECT值为“H”；假使地址没有被选定，则讯号SELECT值为”L”。0。
13、014在第一步骤中，LOAD讯号值为H且错误的状态信息由对应的输出页缓冲状态位读入到栓锁器48。0015第二步骤开始侦测位错误状态。首先会会选定地址，任何错误的位会将DET讯号54拉到0。假使讯号54不等于1，则至少会存在一个错误的状态位。在二元搜寻法中，错误的地址一旦被决定，错误位侦测单元中的位状态会被复位RESET且错误计数值会增加。0016最后，重复第二步骤直到没有错误发生。当所有的地址都被选过后，DET讯号54会等于1。0017因为图2所示的电路是以数字逻辑为基础的方式去计算错误状态位，所以图2所示的电路会有很好的精准度。但是，对于具有N个寻址位即有2N个地址而言，基于二位搜寻法，每一。
14、个错误的状态位需要检查N1次，这是非常消耗时间的方式。0018图3为使用二元搜寻法以侦测页缓冲器输出的错误位的地址的一程序的不同步骤的示意图，图中表示用以计算页缓冲器输出的错误数量的级联电路中在多个不同阶段的存储器单元的内容以及级联电路最后一级的输出值。0019具有栓锁器的不同的错误位侦测单元分别以列56、58、60、62、64、66、68和70来表示。栓锁器会被对应的页缓冲器输出状态位设定初值。第一行72显示列56和66的错误位侦测单元被设定为错误状态但其他错误位侦测单元则否。0020行74、76、78和80是用于栓锁器的初始设定为一错误状态的第一个错误位侦测单元的二元搜寻法步骤。在每一情况。
15、中，DET讯号等于0，所以错误位是位于多个被选定的错误位侦测单元中。在行82中，当一个错误位被侦测于列56时，列56的错误位侦测单元栓锁器会接收一复位RESET讯号。在以后的搜寻，列56的错误位侦测单元将不会造成DET讯号等于0且错误位的总数会增加1。0021所述的用于具有一位错误状态的栓锁器的错误位侦测单元的二元搜寻法程序可持续进行，因为前一个搜寻循环的结果为DET讯号等于0。行82显示列66的错误位侦测单元持有错误状态但其余的错误位侦测单元则否。0022行86、88、90和92是用于次一个具有一位错误状态的栓锁器的错误位侦测单元的二元搜寻法步骤。在行86和90时，DET讯号等于0，所以错误。
16、位会位于多个被选定的错误说明书CN104051023A3/10页6位侦测单元中。在行88和92时，DET讯号等于1，所以错误位不再位于多个被选定的错误位侦测单元中，也就是说具有储存错误状态栓锁器的错误位侦测单元会位于多个未被选定的错误位侦测单元中。在行94时，一错误位被加载到列66的错误位侦测单元之后，列66中错误位侦测单元的栓锁器会接收一复位RESET讯号。在以后的搜寻，列66的错误位侦测单元将不会造成DET讯号降为0且错误位的总数量会增加1。0023在行98中，所有被选定的错误位侦测单元会再一次进行最后一次的迭代运算。因为DET1，所以没有一个错误位侦测单元中会有维持在错误状态的栓锁器。总。
17、错误位此时不再增加且维持在最后的错误位侦测单元总数，其中每一错误位侦测单元的栓锁器的被初始设定为一错误状态。0024图2的电路是按照图3的过程，虽然效能缓慢但是精准。0025快速而通过地量测页缓冲器所输出的错误数量是一被需求的目标。发明内容0026本发明的一面向为一侦测电路，包括多个计数状态电路和控制逻辑电路。0027该多个计数状态电路，耦接至多个位状态存储器元件中的相对应的位状态存储器元件，该多个计数状态电路彼此依一次序相互耦接。0028该控制逻辑依该次序运作该多个计数状态电路以决定该多个位状态存储器元件的一总数量。0029控制逻辑依该次序运作该多个计数状态电路以决定该多个位状态存储器元件的。
18、一总数量。0030控制逻辑依该次序运作该多个计数状态电路以决定该多个位状态存储器元件的一总数量。0031本发明的一面向为一存储器电路，包括多个计数状态电路和控制逻辑电路。0032计数状态电路会与对应的位状态存储器元件耦接。位状态存储器元件储存位线上的位状态，用以显示至少通过PASS以及错误FAIL状态之一。计数状态电路会其他电路依序耦接在一起。0033控制电路可以使计数状态电路依序进行运作以决定具有储存位状态的存储器元件的总数。储存位状态的存储器元件的总数显示出错误的位和非错误的位的数目，有助于决定是否需要错误修正码ERRORCORRECTIONCODE以进行错误位的修复。0034本发明的另一。
19、面向包含存储器操作的方法。0035此方法包含以顺序的方式运行多个计数状态电路以决定具有储存存储器阵列的多个位线其中一位线的位状态的存储器元件的总数，位状态显示至少通过PASS以及错误FAIL状态之一。多个计数状态电路电性上会依序耦接在一起。0036其中多个计数状态电路分别接收来自耦接于存储器阵列的该多个位线的多个位状态存储器元件中的相对应的位状态存储器元件中的数据。0037一个实施例进一步包含了储存有存储器阵列输出的页缓冲器PAGEBUFFER。页缓冲器装置输出位可提供位状态给该多个存储器元件其中一个存储器元件。0038在一个实施例中，计数状态电路会有对应的状态计数存储器元件。0039对应的状。
20、态计数存储器元件显示出是否存储器元件的位状态已经被加以计算。说明书CN104051023A4/10页70040在一个实施例中，对应的状态计数存储器元件的初始内容会被对应的页缓冲器输出位所决定。举例来说，假使缓冲器所对应的缓冲器输出位表示错误状态的位，那么对应的状态计数存储器元件的初始内容也表示错误状态的位。在一个实施例中，多个位状态存储器元件的一位状态存储器元件显示一位线的至少通过PASS以及错误FAIL状态之一。0041在一个实施例中，多个计数状态电路中每一个皆包含一个位状态存储器元件。位状态存储器元件可以位于计数状态电路之外，尽管会造成额外延迟的影响。0042在一个实施例中，计数状态电路的。
21、运行过程是以依序前进的方式达成，运行过程会被多个计数状态电路其中之一中断，其中该计数状态电路至少一相对应的状态计数存储器元件的位状态尚未被加总到储存位状态的存储器元件的总数量内。0043在一个实施例中，在计数状态电路依序进行的过程中断之后，且在进行下一个计数的运作之前，对应的状态计数存储器元件内容会被控制电路改变，也就是储存于状态计数至少一存储器元件的位状态已被加总到储存位状态的存储器元件的总数量内。因此，先前在循环计数过程中产生中断的计数状态电路不会在之后的循环计数过程中再产生中断。0044在一个实施例中，计数状态电路按照顺序运作因没有响应任何状态计数存储器元件的位错误状态尚未被加总到储存位。
22、状态的存储器元件的总数量内而使得运作成功，一个可能的原因是没有状态计数存储器元件表示位状态。另外一个可能的原因是就算有状态计数存储器元件表示位错误状态，先前的运作造成计数状态电路改变状态计数存储器元件的内容以表示所有的状态计数存储器元件的位错误状态已被加总到储存位错误状态的存储器元件的总数量内。0045在一个实施例中，控制电路会使状态电路的计数运作持续进行直到没有任何状态计数存储器元件的位状态尚未被加总到储存位状态的存储器元件的总数量内。附图说明0046图1所示是一量测页缓冲器输出的错误数量的简易电路图。0047图2所示是一透过二元搜寻法侦测页缓冲器输出错误的位置的简易电路图。0048图3是一。
23、图示说明透过二元搜寻法侦测页缓冲器输出错误的位置，图中表示用以计算页缓冲器输出的错误数量的级联电路中在多个不同阶段的存储器单元的内容以及级联电路最后一级的输出值。0049图4是一简易电路图以说明页缓冲器输出的错误位的数量。0050图5是一简易方块图以说明计算页缓冲器输出的错误的数量的级联电路中的一阶段。0051图6是一简易电路图是说明一耦接于图5中计算页缓冲器输出的错误数量的电路的最后一级电路的输出端的电路。0052图7是一真值表说明图5中级联电路的该阶段的多个变动输入所对应的输出。0053图8是一真值表说明存储器元件内容的改变以响应图5中级联电路的该阶段输入输出的状态。0054图9是对应图4。
24、的电路图计算页缓冲器输出的错误数量的流程图。0055图10是计算页缓冲器输出的错误数量的操作步骤图，图中表示用以计算页缓冲器输出的错误数量的级联电路中在多个不同阶段的存储器单元的内容以及级联电路最后说明书CN104051023A5/10页8一级的输出值。0056图11更详尽的说明图5计算页缓冲器输出的错误的数量的级联电路中的一阶段的简易电路。0057图12是说明将两个图11的电路耦接成一两阶层式串连电路以计算页缓冲器输出的错误数量的一例。0058图13是说明图12两阶层式串连电路的存储器元件的内容的一例。0059图14是说明图12电路中的讯号时序图。0060图15是图11的另一替代电路以详尽的。
25、说明图5计算页缓冲器输出的错误的数量的级联电路中的一阶段的简易电路。0061图16是说明图15电路中的讯号时序图。0062图17是图11中的通道栅PASSGATE的一替代电路的详细电路图。0063图18是一包含改良过的错误位侦测单元的存储器阵列或是计数状态电路的集成电路的示意图。0064【符号说明】0065111115缓冲器输出位0066121125位状态存储器元件0067131135位错误状态/通过位状态0068140计数状态电路序列/错误位侦测单元0069141145计数状态电路0070151155计数状态存储器元件0071161165位错误状态1被计数/没有被计数0072172控制电路0。
26、073174计数器0074176具有位错误状态的页缓冲器输出位计数值0075FBDU错误位侦测单元具体实施方式0076图4是一简易电路图以说明一计算页缓冲器输出位111、113和115的错误数量的电路。0077输出位由存储器阵列102的位线来读取。页缓冲器电路可透过一个验证电路如美国专利7952958号的图6决定是否页缓冲器输出位111、113、和115被确认为错误状态。页缓冲器输出位111、113和115的错误状态被储存在对应的位状态存储器元件121、123和125中。0078计数状态电路141、143和145分别包含计数状态存储器元件151、153和155。计数状态存储器元件151、153。
27、和155分别储存了位错误状态161、163和165。被计数或是没有被计数的位错误状态161、163和165分别被设定为位错误状态或是通过位状态131、133和135。随着计数操作的进行，每一个未被计算的位错误状态会被改成已被计算的位错误状态且具有位错误状态176的页缓冲器输出位计数值会被计数器174加1。每个未被计数的位错误状态被更改成已被计数的位错误状态之后，错误位侦测单元或是计数状态电路的顺说明书CN104051023A6/10页9序会结束计算。整个过程由控制电路172来分配管理。0079图5是一简易方块图以说明计算页缓冲器输出的错误的数量的级联电路中的一阶段。0080错误位侦测单元180。
28、或是计数状态电路180有一输入讯号DETI182和一输出讯号DETO184。错误位侦测单元180储存位错误状态被计入通过或是未被计入错误186；这个位会在一开始侦测阶段就储存在栓锁器之内。多级的错误位侦测单元会以串连方式耦接，每一个错误位侦测单元会对应各自的页缓冲器输出位。错误位侦测单元中的输出讯号DETO184会耦接至下一级错误位侦测单元的输入讯号端DETI182。最后一级的输出讯号DETO是讯号DET。0081当位错误状态未被计入错误时，开关会关闭且串接错误位侦测单元的路径也会关闭，这代表一未被计入的错误位会使错误位计数增加1。当位错误状态为被计入通过时，开关会打开，而通过错误位侦测单元串。
29、接的路径的讯号则会持续进行到下一级的错误位侦测单元。0082图6是一简易电路图是说明一耦接于图5中计算页缓冲器输出的错误数量的电路的最后一级电路的输出端的电路。0083该串接电路最后一级错误位侦测单元的输出，即图5所示的错误位侦测单元，具有一输出讯号DET，且当作NAND栅的输入端。另一个NAND栅的输入端是一致能ENABLEEN讯号。NAND栅的输出端则是耦接至一栓锁器。0084图7是一真值表说明图5中级联电路的该阶段的多个变动输入所对应的输出。0085每一侦测操作会包含两个步骤。图7显示DET讯号传递的第一个步骤。在此步骤，RESET讯号是0V且错误位侦测单元保持先前的位状态。第二步骤是错。
30、误位侦测单元的复位RESET阶段。在此步骤，具有错误位的第一个错误位侦测单元会被RESET。所有其他的错误位侦测单元保持他们的位状态。DET讯号的改变和传递会反复进行直到具有位错误状态的第二个错误位侦测单元。0086对于储存通过PASS位状态的错误位侦测单元，DETO输出讯号会通过输入讯号DETI。对于储存错误FAIL位状态的错误位侦测单元，输出讯号DETO在第一步骤时即为0。0087图8为第二步骤。当RESET为高电平之后，储存位错误状态在第一步骤时，DETI1的第一个错误位侦测单元被RESET，也就是把错误FAIL更改成通过PASS状态，且输出讯号DETO会通过输入讯号DETI。对其他错误。
31、位侦测单元而言，位状态是未改变的。0088图9是对应图4的电路图计算页缓冲器输出的错误数量的流程图。0089在188中，来自页缓冲器输出端的位错误状态被使用来初始化错误位侦测单元的计数状态电路。在190，第一个错误位侦测单元的输入端被设定为1。DET讯号链会因为任何一个错误位侦测单元中的计数状态电路储存的未被计入的错误位而中断。在192，串接电路中的第一个错误位侦测单元使得DET即最后一级错误位侦测单元的输出端为0且过程会持续到194。在194，错误的位计数器会增加1，接着输入讯号RESET1196，然后输入讯号RESET0198。0090然而，假使串接电路上任何一个错误位侦测单元的计数电路储。
32、存位错误状态为通过PASS，则DET讯号链不会被阻断。在192，串接电路中第一个错误位侦测单元使得说明书CN104051023A7/10页10DET最后一级错误位侦测单元的输出讯号为1，且过程持续进行到200结束。在196，至少一个错误位侦测单元被复位讯号RESETSIGNAL复位且错误计数增加。DET讯号链被传递且终止在下一个具有错误位讯息的错误位侦测单元。这个过程会持续直DET即最后一级错误位侦测单元的输出端为1时。0091因为可以正确的计算错误位计数使得本发明的计数运算流程具有优点，也就是计算一错误位时可以有较少的运作次数，对一错误位也花较少的时间。因此，当在编程验证PROGRAMVER。
33、IFY或擦除验证ERASEVERIFY操作时，相同的时间下可以算出较多错误位。0092图10是计算页缓冲器输出的错误数量的操作步骤图，图中表示用以计算页缓冲器输出的错误数量的级联电路中在多个不同阶段的存储器单元的内容以及级联电路最后一级的输出值。0093具有栓锁器的错误位侦测单元被安排在每列202、204、206、208、210、212、214和216之中。位错误状态存储器元件如栓锁器被对应的页缓冲器输出状态位所设定。第一行218显示列202和212中的错误位侦测单元被初始设定为错误状态，而其他的错误位侦测单元则否。0094行220、222、224、226、228和230是计算错误位侦测单元迭。
34、代次数的步骤，其中错误位侦测单元具有栓锁器且初始值为错误状态。假使DET为1，则迭代计算持续进行，若是DET为1，则迭代计数的运作则暂停。0095在一开始的迭代计算时220，列202的错误位侦测单元会接收输入讯号DETI为1，然后送出输出讯号DET0为0，此输出讯号会传递到串接电路最后一级错误位侦测单元的输出端。因为最后输出DET0，所以迭代计算的过程会持续进行。列202的错误位侦测单元内容会被复位，所以之后的迭代步骤224，虽然列212的错误位侦测单元仍然维持在错误的状态位但列202的错误位侦测单元不再维持在错误的状态位。计数器中的错误位会增加1。0096在第二次的迭代计数226，列202的。
35、错误位侦测单元会接收输入讯号DETI1，且讯号会一直通过到列212的位置。列212的错误位侦测单元会送出输出讯号DET0且通到串接电路最后一级错误位侦测单元的输出端。因为最后一级的输出DET0，所以迭代过程会持续进行。列212中的错误位侦测单元会被复位，所以之后的迭代计算228，列212中的错误位侦测单元不再维持错误的状态位，且没有错误位侦测单元会维持位错误状态。计数器的错误位会增加1。0097在第三和最后的迭代230中，列202的错误位侦测单元会接收输入讯号DET1，且此讯号会传递会到串接电路中的最后一级错误位侦测单元的输出端。因为最后输出讯号DET1，所以迭代过程会结束。计数器中错误位的计。
36、算此时不再增加。0098另一个实施例具有不同数量的错误位侦测单元电路且以串接方式耦合在一起，通常但未必一定是2的乘幂或是2的倍数。0099图11更详细说明图5电路方块中的电路图，图5电路则是以串接方式计数页缓冲器输出端中的错误数量。0100对应的多级缓冲器输出列可以分享单一的错误位侦测单元。多个错误位侦测单元则以串连方式耦接在一起。说明书CN104051023A108/10页110101错误位侦测单元一般而言包含三个部分，通道栅PASSGATE，上栓锁UPPERLATCH238和下栓锁1OWERLATCH246。0102通道栅236是主要的部分，其作用是当作侦测上栓锁238的内容。假使侦测结果。
37、是错误状态，通道栅236会关闭且晶体管237传递结果0到下一级234。假使侦测的结果通过，则通道栅236会开启且来自前一级232的讯号可以被传递到下一级234。0103假使串接电路最后一级错误位侦测单元具有输出讯号为0，则错误位的计数会增加1。结束侦测的周期之后，两个输入讯号TRC252，TRC_2242翻转栓锁器238和246的内容。0104上栓锁238储存来自缓冲器通过PASS以及错误FAIL的讯息，此讯息可以控制通道栅236的开启或是关闭。0105假使只有上栓锁238则翻转讯号FLIPSIGNAL不只是对特定错误位侦测单元中的上栓锁238有作用，多级的错误位侦测单元中的上栓锁238皆会被。
38、翻转。同样地，下栓锁246则控制同一个错误位侦测单元。下栓锁侦测来自前一级232的讯号。假使传送讯号TRC_252，TRC_2242到达，则下栓锁246讯号会先翻转且开启通往上栓锁238讯号的路径。TRC252会连接到晶体管250。晶体管250的栅极会耦合到前一级232，TRC242则会连接到晶体管244。晶体管244栅极端会耦接至下栓锁246。RTS_B晶体管240和248分别复位上栓锁238和下栓锁246。TRC252和TRC_2242则是两个非重叠的脉冲讯号，如图14中310和312所示。0106图12表示一个两级电路以254和256串连的例子。前一级的输出端会耦接到下一级的输入端。01。
39、07图13系一例子说明图12中两级存储元件串接一起时的内容。0108单元一和单元二分别代表图12中第一个错误位侦测单元和第二个错误位侦测单元。一个错误位侦测单元不只是连接一个缓冲器，而是多个缓冲器。在一个实施例中，八个缓冲器共享一个错误位侦测单元。当N个缓冲器共享一个错误位侦测单元时，同一时间，1/N错误位计数可被侦测到。当N个缓冲器中的一个被侦测到时，下一个缓冲器内的通过PASS以及错误FAIL会被加载。FBIT01是代表加载讯号。通过PASS和错误FAIL则是代表栓锁器的内容。0109图14是图12中讯号的时序图。0110讯号的时序分别有CLK302、RST_B304、TRC0111310。
40、、TRC_2312、DET_INL1314、INTERR1，L2316、DET_OUTR2、LAR1320、PASS1322、LAR2324和PASS2326这些讯号表示各节点电压对时间的关系，如图13所示。0112讯号的周期包含三部分复位RESET328、加载1OAD330和侦测DETECT332。一开始的侦测阶段时，RST_B304会复位电路和栓锁器。加载330会通过加载电路将通过PASS以及错误FAIL的信息加载。然后，数据PASS1322,PASS2326通过PASS，错误FAILVDD,VSS。在加载数据后，DET_IN314开始侦讯讯号。在第一个单元中，数据值为通过PASS，所以通。
41、道栅被打开以让DET讯号通过。0113在第二个单元，因为通道栅关闭所以DET讯号会被阻断，输出端DET_OUT318没有讯号输出。在此同时栓锁翻转讯号TRC310，TRC_2312开始每一频率周期传递一脉冲。0114当侦测讯号开始进入到第二单元INTER316以及TRC310讯号进来时会使得下栓说明书CN104051023A119/10页12锁讯号反转。假如上栓锁维持在“错误FALL”的状态，反转的下栓锁TRC_2讯号312会使得上栓锁反转。TRC310和TRC_2312不会重叠以防止多级的错误位侦测单元的上栓锁讯号在同时间被反转。0115计数器的增加是根据每个讯号周期的DET_OUT讯号。第。
42、二个错误位侦测单元的上栓锁反转之后PASS2326变为1，DET讯号可以通过第二个错误位侦测单元被传递到DET_OUT318，并且FBIT0侦测完成。0116图中的箭头信号表示在TRC和TRC_2到达时，栓锁讯号被反转。0117图15是图11的另一替代电路以详尽的说明图5计算页缓冲器输出的错误的数量的级联电路中的一阶段的简易电路。0118加载晶体管346会通过页缓冲器的位错误状态以初始化栓锁器344。载入晶体管346会和一晶体管串接，晶体管346的栅极耦接至输入讯号DETI340和一个RESET晶体管348。三态的NAND栅极350有TRANSFERTR和TRANSFERBARTRB讯号端以接。
43、收DETI340和栓锁器344输入讯号，输出端则耦接至栓锁器352。栓锁器352有一输出端以输出讯号DET0342。0119图16是一图15电路图中讯号对时间的关系。0120多个轨迹是TR350，TRB352，LAT354，LATB356，DETI358，360，362和DETO364。该多个轨迹显示图15中节点的电压对时间的关系。节点360是RESET，结点362是PASS。操作的过程会与其他实施例中的描述大致相同。0121讯号TRB352是讯号TR350的互补。讯号LATAB356是讯号LAT354的互补。0122操作过程如下所叙第一步骤，传递DET讯号。DET讯号透过错误位侦测单元被传递。
44、，在此步骤中，TR1，LAT0和RESET0。第二步骤，栓锁DET讯号。DET讯号会被锁定，在此步骤中，首先LAT1，然后TR0。第三步骤，复位错误位侦测单元，在此步骤中，首先RESET1以复位栓锁器，然后RESET0且LAT0。0123图17是说明一可取代图11中的通道栅的详细电路图。多个实施例是依靠连续耦接的通道栅依据缓冲器的错误状态是否有被计算以选择性的传递一讯号。然而单单依靠通道栅可能会造成缓慢的电路效能。其他实施例使用一缓冲式核心电路以取代通道栅和复位晶体管。0124图17为使用一缓冲式核心电路的实施例，通路晶体管370是栅，前级晶体管368会捕捉前级的讯号，以及晶体管372P1会拉。
45、高下一级。晶体管372P1是缓冲晶体管以改进电路效能。图17的结构取代图11的通道栅的部分，其他部份则维持相同。0125所述缓冲式电路比通道栅式多两个以上的晶体管。结合通道栅式和缓冲式这两种型式可以增进效能。例如，图11中通道栅式7和图17的缓冲式1串接相连起来。在一实施例中，具有全通道栅式结构的32级串接电路需30纳秒将讯号由第一级传递到最后一级，然而，缓冲式和通道栅式以17的比例相接，传递时间可以降到5纳秒。缓冲式和通道栅式之间的比例可以在其他实施例中加以更改。缓冲式虽较快速但却使用较大的面积。0126图18是一包含存储器阵列且改良过的错误位侦测单元或计数状态电路的集成电路的示意图。012。
46、7集成电路975包含三维存储器阵列960。一行译码器961会耦接至多个地址线962且沿着存储器阵列960编排。电路963包含一平面译码器和一行译码器。行译码器会耦接说明书CN104051023A1210/10页13至到多个位线964且沿着存储器阵列960的行和平面的方向编排以读取来自于存储器阵列960中元件的讯息。一平面译码器会耦接至多个存储器阵列960的平面，透过CSL线将数据讯息写入存储器阵列中的元件。总线上的地址线会提供给电路963的平面译码器和列译码器，电路963包含一改良式页缓冲器与本文所述的多个错误位侦测单元，以及行译码器961。方块区966中的感测放大器和数据输入结构会透过总线9。
47、67耦接至电路963中。数据是透过集成电路975的输入输出端的数据导入线971或是从其他内部及集成电路975外部的数据源导入方块966区中的数据输入结构区。在另一实施例中，其他电路是包含于集成电路975中，例如一通用式的处理器或是特殊目的的应用电路，或存储器阵列所提供的系统SOC应用。数据是透过数据输出线972来提供，数据可从方块966的感测放大器传至集成电路975的输入输出端或到其他内部或外部于集成电路975的目的地。0128一实现于本例子中的控制器使用偏压排列状态机器969，可以控制来自方块968区中供应电压的偏压应用，例如读、写、擦除、擦除确认和写入确认电压。在另一可替代的实施例中，控制。
48、器包含了一通用型的处理器，或许可应于于相同的集成电路上以直行计算机程序来控制元件的操作。另有其他实施例，一包含特殊应用的逻辑电路和一通用型式的处理器结合也许可应用于控制器的实现。0129不同的实施例被指向到一个一般性的位，此位具有侦测平行输出的侦测结构。0130虽然本发明公开的参考范例或是实施例都是较优选的，但是这些范例的目的乃是用于解释说明，而非仅限于这些情况。可以设想到本领域的技术人员可以轻易的在本发明的精神和下面的权利技术要求范围内进行修改和组合。说明书CN104051023A131/13页14图1说明书附图CN104051023A142/13页15图2说明书附图CN104051023A。
49、153/13页16图3说明书附图CN104051023A164/13页17图4说明书附图CN104051023A175/13页18图5图6图7说明书附图CN104051023A186/13页19图8图9说明书附图CN104051023A197/13页20图10说明书附图CN104051023A208/13页21图11说明书附图CN104051023A219/13页22图12图13说明书附图CN104051023A2210/13页23图14说明书附图CN104051023A2311/13页24图15图16说明书附图CN104051023A2412/13页25图17说明书附图CN104051023A2513/13页26图18说明书附图CN104051023A26。