半导体电路设计验证设备 本发明涉及一个半导体电路设计验证设备，它用于当设计好一个电路时对所设计的半导体电路例如一个LSI(大规模集成电路)的正确性进行验证。
图16是一个说明一个常规半导体电路设计验证设备的方框图。在该图中，参考号101代表逻辑电路图信息，它描述了一个要设计的LSI的逻辑电路。参考号102代表绘制的版图信息，它描述了一个要设计的LSI芯片的绘制的版图。参考号103代表一个关键部件选择部分，它用于为用户从逻辑电路图信息101和绘制的版图信息102中选择一个对用户来说是工作中的关键部件，并且该关键部件选择部分103将所选部件输出。参考号104代表一个用于电路模拟的输入数据产生部分；该输入数据产生部分104产生对关键部件选择部分103所选的关键部件进行电路模拟所必需的数据。参考号105代表一个用于电路模拟的输入数据保存部分；该输入数据保存部分105保存输入数据产生部分104产生的数据。参考号106代表一个电路模拟执行部分，它利用输入数据保存部分105中保存的数据执行对关键部件选择部分103所选的关键部件地电路模拟。参考号107代表一个模拟结果保存部分，用于存贮电路模拟执行部分106的执行结果。参考号108代表一个模拟结果显示部分，它显示由模拟结果保存部分107保存的模拟结果。
下面将说明它们的工作情况。
首先，一个LSI的设计者将所设计的LSI的逻辑电路图信息101和绘制的版图信息102输入到该半导体电路设计验证设备中，并且在检查3电路之后利用关键部件选择部分103选择一个被认为是该逻辑电路中的关键部件。这里，“关键部件”指的是这样的部件，即当该部件处在某种条件下时整个设计的电路将不能工作或者它即使工作也将处在低于一个规定的标准值的状态，换句话说，该部件指的是一个其工作严重影响整个所设计的电路工作的部件。输入数据产生部分104产生从所设计的电路中选择的关键部件的电路模拟的输入数据，并将该数据存贮在输入数据保存部分105中。电路模拟执行部分106接收保存在输入数据保存部分105中的用于电路模拟的数据以执行电路模拟。将模拟结果存贮在模拟结果保存部分107中。并且，该结果还送到模拟结果显示部分108用于操作者判断所设计的电路工作的正确性。也就是说，通过观察显示在模拟结果显示部分108上的模拟结果，操作者可从被执行模拟的一个电路中的晶体管(扇出)的输出负载的角度判断电路的工作是否正确。
由于常规半导体电路设计验证设备是如上所述组成的，它执行驱动能力与一个晶体管的输出信号线如对于晶体管的尺寸、连线电容(包括寄生电容)和连线电阻(包括寄生电阻)之间的关系的验证。也就是说，由于执行电路模拟需要对应于时间序列的动态工作，故需要对整个电路中或电路的大范围中的许多晶体管的尺寸、连线电容(包括寄生电容)以及连线电阻(包括寄生电阻)的各个组合执行电路模拟。结果，常规设备有一个问题是，它为其扇出的验证花费了大量的时间，并且，电路模拟实际上是对设计者所选的电路的一部分进行，而执行整个电路的模拟是困难的。
鉴于上面情况，提供一个半导体电路设计验证设备，它能高速地对整个所设计的电路或者其较大范围的部分的扇出进行验证，这是本发明的一个目的。
提供一个半导体电路设计验证设备，它能减少对一个所设计的电路进行验证所需的计算量，并因此能以较短的时间对一个大规模的所设计的电路的整体进行验证，这是本发明的另一个目的。
提供一个半导体电路设计验证设备，它能减少时间常数的计算量，并因而能进一步缩短对一个所设计的电路的验证时间，这是本发明的一个进一步的目的。
提供一个半导体电路设计验证设备，从该设备中可输出设计的验证所必需的时间常数的限制信息，并因而该设备可高速地对设计进行验证，这是本发明的一个进一步的目的。
提供一个半导体电路设计验证设备，它考虑了有源器件，能更精确地执行对设计的验证，这是本发明的一个进一步的目的。
提供一个半导体电路设计验证设备，其中用户可在一个设计的电路中指定一个需要被验证的部分，并且通过执行对所指定部分的设计的验证可进一步缩短该电路的计算时间，这是本发明的一个进一步的目的。
提供一个半导体电路设计验证设备，它能自动指定一个其设计需要被验证的部分并能迅速执行对设计的验证，这是本发明的一个进一步的目的。
提供一个半导体电路设计验证设备，它能通过执行对电路的静态分析对一个设计的电路进行验证，即使该电路含有总线也是如此，并因而能减少对所设计的电路进行验证的计算量，并最终能在短时间内对含有总线的电路的设计进行验证，这是本发明的一个进一步的目的。
提供一个半导体电路设计验证设备，其中在对设计进行验证时优先输出重要的信息，并因而它能迅速指出一个错误设计的部分，这是本发明的一个进一步的目的。
提供一个半导体电路设计验证设备，其验证结果可在一个逻辑电路图上更清楚地被理解，这是本发明的一个进一步的目的。
提供一个半导体电路设计验证设备，其验证结果可在一个绘制的版图上更清楚地被理解，这是本发明的一个进一步的目的。
根据本发明的第一方面，为达到上述目的，提供一种半导体电路设计验证设备，它包括：一个寄生器件恢复装置，它用于从输入的设计信息中恢复一个寄生在连接组成一个半导体电路的多个有源器件的一个信号线上的寄生器件；一个时间常数计算装置，它用于连同寄生在连接有源器件的信号线上并被寄生器件恢复装置恢复的寄生器件一起计算包含于设计信息中的多个有源器件中的每个有源器件与一个下一级有源器件之间的一个时间常数；以及一个时间常数信息输出装置，它用于连同至少一部分该半导体电路的设计信息一起输出与由时间常数计算装置计算出的时间常数有关的信息。
根据本发明的第二方面，提供一种半导体电路设计验证设备，其时间常数计算装置通过用一个合成的电阻和一个合成的电容来代替每个有源器件和下一级有源器件以及一个寄生器件的电阻元件和电容元件来计算一个时间常数。
根据本发明的第三方面，提供一种半导体电路设计验证设备，它进一步包含一个比较装置，该装置用于将由该时间常数计算装置计算出的一个时间常数与存贮在一个存贮装置中的一个规定的参考时间常数值比较，并且其中该时间常数信息输出装置在该比较装置比较结果的基础上输出与具有一个比该参考时间常数大的值的时间常数有关的信息。
根据本发明的第四方面，提供一种半导体电路设计验证设备，其中设计信息包括指示一个有源器件的工作状态的有源器件工作状态信息，并且该时间常数计算装置在有源器件工作状态信息的基础上从多个计算公式中选择一个与有源器件的工作状态相适合的计算公式以根据该选择的计算公式计算一个时间常数。
根据本发明的第五方面，提供一种半导体电路设计验证设备，它的时间常数计算装置计算一个通路的时间常数，该通路包含由用户从一个半导体电路的输入的设计信息中选出的一个信号线，并且将计算出的时间常数送到该时间常数信息输出装置。
根据本发明的第六方面，提供一种半导体电路设计验证设备，如果由于设计的改变将半导体电路的输入的设计信息进行更新的话，其时间常数计算装置执行对半导体电路的改变设计的部分的时间常数的计算。
根据本发明的第七方面，提供一种半导体电路设计验证设备，如果半导体电路包含总线的话，其时间常数计算装置将该半导体电路分成一个直到一个总线的区域和一个在该总线后的区域以在每个区域中独立执行时间常数的计算。
根据本发明的第八方面，提供一种半导体电路设计验证设备，其时间常数信息输出装置按时间常数的值的大小顺序输出与由时间常数计算装置计算的时间常数有关的信息。
根据本发明的第九方面，提供一种半导体电路设计验证设备，其时间常数信息输出装置与一个半导体电路的一个逻辑电路图中的一个信号线相对应输出与用该时间常数计算装置计算的时间常数有关的信息。
根据本发明的第十方面，提供一种半导体电路设计验证设备，其时间常数信息输出装置与一个半导体电路的一个绘制的版图中的一个信号线相对应输出与用该时间常数计算装置计算的时间常数有关的信息。
从下面连同附图一起所做的详细描述中，本发明的更进一步的目的和优点可以得到更完整的理解，其中：
图1是说明本发明的一个第一实施例(实施例1)的半导体电路设计验证设备的结构的一个方框图；
图2是一个说明实施例1的半导体电路设计验证设备的工作的流程图；
图3是在作为从实施例1的输出数据产生部分输出一个结果的一个例子输出一个时间常数信息的表格的场合，说明显示在显示部分上的一个图像的一个图；
图4是说明在一个所设计的电路中的晶体管以并联方式进行连接时的部件的一个图；
图5是说明对在所设计的电路中的晶体管以并联方式进行连接时的部件的一个时间常数进行计算的一个图；
图6是说明在一个所设计的电路中的晶体管以串联方式进行连接时的部件的一个图；
图7是说明对在一个设计的电路中晶体管以串联方式进行连接时的部件的一个时间常数进行计算的一个图；
图8是说明直观地表示在输出信号线上的寄生器件和一个下一级晶体管的栅电容的信息的一个图；
图9是说明图8中所示的电路的等效电路的一个图；
图10是说明一个三输入或门的一个电路图；
图11是说明一个三输入与 门及各个通路的一个图；
图12是说明计算各个信号线上的寄生电容的一个具体例子的一个图；
图13是说明本发明的一个第三实施例(实施例3)的验证的一个输出结果的例子的一个图；
图14是说明本发明的一个第四实施例(实施例4)的验证的一个结果的例子的一个图；
图15是说明根据本发明的一个第五实施例(实施例5)而设计的一个包含总线的电路的一个图；以及
图16是说明一个常规半导体电路设计验证设备的一个方框图。
下面将参照附图对本发明的优选实施例进行详细描述。
实施例1
图1是说明实施例1的半导体电路设计验证设备的结构的一个方框图。在该图中，参考号1代表一个所设计的电路的逻辑电路图信息。参考号2代表该设计的电路的绘制的版图信息。逻辑电路图信息1和绘制的版图信息2是相互一致的。参考号3代表一个电路连接信息提取部分(设计信息输入装置)，它从逻辑电路图信息1中提取电路连接信息并将其保存。参考号4代表一个背景注释信息提取部分(设计信息输入装置)，它提取与一个寄生器件有关的信息(背景注释信息)，该寄生器件可以是从绘制的版图信息2的各个信号线上生成的一个电阻元件和一个电容元件。参考号5代表一个电路连接信息保存部分，它保存由该电路连接信息部分3提取的电路连接信息。参考号6代表一个背景注释信息保存部分，它保存由背景注释信息提取部分4提取的背景注释信息。参考号7代表一个寄生器件恢复部分(寄生器件恢复装置)，它从电路连接信息和背景注释信息中恢复该电路中的每个信号线上的一个寄生器件并将该恢复的器件输出。参考号8代表一个时间常数计算部分(时间常数计算装置)，它计算组成GMOS逻辑门的晶体管的一个输出信号线的时间常数或者在所设计的电路中一个简单的晶体管(有源器件)的一个输出信号线的时间常数，计算时连寄生在信号线上的一个寄生器件也包括在内，并将计算的时间常数输出。参考号9代表一个时间常数信息保存部分，它将由该时间常数计算部分8计算的时间常数连同该电路的连接信息一起保存起来。参考号10代表一个参考时间常数信息保存部分(存贮装置)，它存贮表示由用户设置的参考时间常数的信息。参考号11代表一个时间常数比较部分(比较装置)，它将由时间常数计算部分8计算的时间常数与存贮在参考时间常数信息保存部分10中的参考时间常数比较并仅输出大于该参考时间常数的时间常数的信息。参考号12代表一个时间常数比较结果保存部分，它保存从时间常数比较部分11输出的时间常数的信息。参考号13代表一个输出控制信息保存部分，它保存与输出一个验证结果的格式有关的信息。参考号14代表一个输出数据产生部分(时间常数信息输出装置)，它以根据保存在输出控制信息保存部分13中的输出控制信息的一个格式产生保存于该时间常数比较结果保存12中的时间常数的信息，并作为一个检测结果15输出；输出数据产生部分14也使该显示部分16将该验证结果显示出来。
下面，将对其工作情况进行描述。
图2是说明如上构成的半导体电路设计验证设备的工作情况的一个流程图。首先，对上述半导体电路设计信息验证设备的一般工作情况进行描述。电路连接信息和背景注释信息分别由电路连接信息提取部分3和背景注释信息提取部分4从要验证的一个电路的逻辑电路图信息1和与逻辑电路图信息1相一致的绘制的版图信息2中分别提取出来；提取的信息分别存贮在电路连接信息保存部分5和背景注释信息保存部分6中(步骤ST201)。
下面，由寄生器件恢复部分7在电路连接信息和背景注释信息的基础上将加到每个CMOS逻辑门的输出信号线的一个寄生器件恢复并连同一个所设计的电路的连接信息一起将恢复的寄生器件的信息输出(步骤ST202)。在这种情况下对寄生器个的恢复一直执行到为进行恢复所搜索的区域到达下一级逻辑门的输入端或者下一级晶体管的栅端为止。当为进行恢复所搜索的区域到达下一级CMOS逻辑门的输入端或下一级晶体管的栅端时，计算该输入端或该栅端的栅电容并将其加到该寄生器件上。
CMOS逻辑门的输入端或晶体管的栅端的栅电容CG根据下面的公式(1)得到。
CG＝L·W·Cox ……………(1)
其中L代表晶体管的沟道长度，W代表晶体管的沟道宽度，而Cox代表每单位面积的栅电容。
下面，就要验证的CMOS逻辑电路中的CMOS逻辑门或晶体管来说，用时间常数计算部分8计算出在每个通路上其栅与下一级门或晶体管之间的时间常数(步骤ST203)。计算每个通路上的时间常数的详细工作情况将在后面详述。得到的时间常数连同电路连接信息一起保存在时间常数信息保存部分9中。下面，就作为验证的对象的所有CMOS逻辑门，判断时间常数的计算是否完成(步骤ST205)。如果就所有CMOS逻辑门或晶体管来说时间常数的计算没有完成，就从剩下的CMOS逻辑门或晶体管中选出CMOS逻辑门或晶体管中的一个。并且，系统回到步骤ST203以执行与该CMOS逻辑门或该晶体管有关的时间常数的计算。如果所有具有一个下一级器件的CMOS逻辑门或晶体管与其下一级器件之间的时间常数的计算在步骤ST205完成的话，就对在步骤ST204时保存在时间常数信息保存部分9中的时间常数信息中的所有时间常数的值与存贮在参考时间常数信息保存部分10中的参考时间常数的值进行比较(步骤ST206)。只有与大于参考时间常数的值的时间常数的值相对应的时间常数信息被时间常数比较部分11从时间常数信息保存部分9恢复并存贮进时间常数比较结果保存部分12(步骤ST207)。下面，在保存于时间常数比较结果保存部分12中的时间常数信息的基础上，根据保存于输出控制信息保存部分13中的输出格式，在输出数据产生部分14中产生一个输出数据(步骤ST208)。所产生的输出数据根据输出格式作为一个验证结果15输出(步骤ST209)。所产生的数据也用显示部分16显示出来。
图3是在作为输出数据产生部分14的一个输出结果的例子输出该时间常数信息的一个表格时，说明一个用显示部分16显示的图像的一个图。在该图中，参考号25代表一个信号线名称显示区。参考号26代表一个信号线逻辑显示区。参考号27代表一个时间常数显示区。在该例中，显示了下面的各项，即，输出信号线名称、指示晶体管极性的信息(与在一个计算时间常数的通路上的一个晶体管是一个N沟晶体管还是一个P沟晶体管有关的信息)以及时间常数。也就是说，在图中的信号线名称显示区25中显示信号线名称；在信号线逻辑显示区26中显示表示对应于各个信号线的晶体管的极性的信息；在时间常数显示区27中显示对应于各个信号线的时间常数。就显示在信号线逻辑显示区26上的晶体管的极性来说，当一个时间常数是用N沟导通电阻(ON-resistance)计算时，显示“L”，而当一个时间常数是用P沟导通电阻(ON-resistance)计算时，显示“H”。
输出数据产生部分14有一个排序功能，该功能用于将时间常数信息排序；通过排序功能，时间常数的信息以要输出的时间常数的值的大小顺序被排序。因为通过如上的排序，信息以对一个设计的验证的重要程度的顺序显示，验证就可以迅速执行。
下面，将对上述的步骤ST203中的对一个CMOS逻辑门中的各个通路与下一级器件之间的时间常数进行计算的过程进行描述。首先，作为计算时间常数的初步处理，计算构成CMOS逻辑门的一个晶体管的导通电阻。将分别就构成逻辑门的晶体管相互并联的情形和构成逻辑门的晶体管相互串联的情形进行说明。
图4和图5是说明对晶体管以并联方式进行连接的情形进行计算的图。图4显示了在计算处理之前的一个状态；图5显示了在计算处理之后的一个状态。在晶体管(有源器件)Q1、Q2并联的情形下，对并联的各个晶体管计算了导通电阻。也就是说，在如图4中所示的晶体管Q1和Q2以并联方式进行连接的情形下，晶体管Q1、Q2的导通电阻是分开计算的，如图5中所示。这里不考虑并联的晶体管同时导通的情况，因为在这种情况下合成的电阻降低了并且如果其它条件相同的话该晶体管与下一级器件之间的时间常数变得小于只有一个晶体管导通的情况下的时间常数。
为得到晶体管的导通电阻，首先根据下面的公式(2)到(4)得到漏电流Ids。
Ids＝(β/2)×(Vgs－Vth)2 …… (2)
β＝W/L×μ×Cox …… (3)
Cox＝∈ox×∈o/Tox …… (4)
其中β代表一个晶体管的增益常数；Vgs代表晶体管的栅和源之间的电压；Vth代表晶体管的阈值电压；W代表晶体管的沟道宽度；L代表晶体管的沟道长度；Tox代表晶体管的栅氧化膜的厚度；μ代表载流子的迁移率；Cox代表每单位面积的栅电容；εox代表氧化膜的相对介电常数；而εo代表真空介电常数。这些与一个晶体管有关的数值包括在从逻辑电路图信息提取的电路连接信息中。
如果得到了漏电流Ids的话，通过欧姆定律根据下面的公式(5)可得到导通电阻RON。
RON＝VDD/Ids ………… (5)
其中VDD代表电源电压。
图6和图7是用来说明在晶体管以串联方式进行连接的情况下进行处理的图。图6是一个显示在计算处理之前晶体管的连接状态的图。图7显示了计算处理之后晶体管的连接信息。也就是说，在晶体管(有源器件)Q3和Q4串联的情况下，就好象每个晶体管的沟道以串联方式进行连接形成了一个晶体管这样的方式来计算导通电阻。即，如果晶体管Q3和Q4如图6中所示以串联方式进行连接，则通过对一个虚拟设计的晶体管(有源器件)Q5应用上述公式(2)到(5)来计算导通电阻，Q5有一个由串联的各个晶体管的沟道构成的沟道，如图7中所示。
下面，将对一个时间常数的计算进行说明。图8是说明用于计算时间常数的直观表示的晶体管信息、电路连接信息、在输出信号线上的寄生器件信息和下一级晶体管的栅电容信息的一个图。在该图中，参考号17代表一个晶体管的导通电阻。参考号18和19分别代表输出信号线的寄生电阻(寄生器件)。参考号20和21分别代表信号线的寄生电容(寄生器件)。参考号22代表用上述公式(1)计算的下一级的栅电容。参考字母N1到N3代表信号线。图9是说明图8中所示的电路的等效电路的一个图。在该图中，参考号23代表一个串联的电阻的合成电阻。参考号24代表连接在输出信号线与地之间的寄生电容和栅电容的合成电容。尽管在图8中信号线N1，N2和N3是独立存在的，但在图9中信号线N1到N3没有显示，因为器件已合并。这样处理是为了便于时间常数的计算；实际上在处理中信号线N1到N3的连接信息仍保存。
执行了上述的处理后，利用下面的公式(6)计算时间常数τ。
τ＝R·C ……… (6)
其中R代表串联电阻的总电阻值；C代表并联电容的总电容值。
下面，将对一个根据上述计算过程得到一个实际CMOS逻辑电路的时间常数的例子进行说明。图10是显示一个三输入或非门的电路图。如图中所示，该三输入或非门由三个串联的P沟晶体管(有源器件)Q6到Q8和三个相互并联的N沟晶体管(有源器件)Q9到Q11构成。就在该门电路中应该考虑的通路来说，有一个通过P沟晶体管Q6到Q8从VDD端到输出端的通路1，一个通过N沟晶体管Q9从地到输出端的通路2，一个通过N沟晶体管Q10从地到输出端的通路3，以及一个通过N沟晶体管Q11从地到输出端的通路4。
首先，对得到通过P沟晶体管Q6到Q8的通路1的一个时间常数进行考虑。晶体管Q6到Q8的电阻值假设分别为R6到R8。从上述公式(2)到(4)可明显看出，当每个晶体管的沟道宽度用W表示，沟道长度用L表示，且Kp＝(εox·μ)/Tox时，可用下面的公式来一般地表示每个晶体管的漏和源之间的电流Ids。
Ids＝(Kp/2)·(W/L)·(Vgs－Vth)2……(7)
其中Vgs代表晶体管的栅和源之间的电压，Vth代表晶体管的阈值电压，并且一般将其设为一个常数。
三个串联的晶体管的总的导通电阻R表示如下：
R＝R6＋R7＋R8 ……(8)
因此，通路1的时间常数τ得到如下：τ=R·C=Vds·CKp2(Vgs-Vth)2·(L1W1+L2W2+L3W3)···(9)]]>
电源电压VDD输入给Vds。
另外，W1到W3分别代表晶体管Q6到Q8的沟道宽度；L1到L3分别代表这些晶体管的沟道长度。
对通路1来说，时间常数τ是通过将串联的晶体管的电阻元件合成来得到的。也就是说，时间常数是对当多个晶体管被看作一个集体，并通过一个信号线(图10中的Vout)连到下一级的情况得到的。因为该时间常数与通过P沟晶体管的一个通路有关，在图3中所示的信号线逻辑显示区26中显示“H”。
至于通路2，时间常数T2用下式表示，假设晶体管Q9的沟道宽度用W4表示，而该晶体管的沟道长度用L4表示。τ2=Vds·CKp2(Vgs-Vth)2·(L4W4)···(10)]]>
电源电压值VDD输入给Vds作为一个隐含值，尽管用户可以修改它。
另外，通路3和4的时间常数也可象通路2一样得到。因为通路2到4为通过N沟晶体管的通路，在图3中所示的信号线逻辑显示区26中显示“L”。
图11是说明一个三输入与非门及各个通路1到4的一个图。在该图中，参考字母Q12到Q17分别代表一个晶体管(有源器件)。参考字母Q12到Q17分别代表晶体管Q12到Q17的导通电阻。在这种情况下，有四个通路，即，通过晶体管Q12从VDD端到输出端的通路1，通过晶体管Q13从VDD端到输出端的通路2，通过晶体管Q14从VDD端到输出端的通路3，以及通过晶体管Q15到Q17从地到输出端的通路4。与每个通路相应的时间常数的计算的执行与图10中所示的三输入或非门的情况类似。
图12是说明用来计算在每个信号线上的寄生电容的一个具体例子的一个图。如图中所示，寄生电容C1到C3出现在每个信号线上的该电路的时间常数的计算方法是假定在信号线和地之间连接了合成的寄生电容C，如图中的虚线所示。
综上所述，根据实施例1，该半导体电路设计验证设备分别接收从逻辑电路图信息和绘制的版图信息提取的电路连接信息和寄生器件信息(背景注释信息)，该设备计算一个CMOS晶体管电路的各个通路的合成阻抗，该电路由构成一个CMOS逻辑门的彼此串联或并联的晶体管的一个组合构成，或由彼此串联或并联的复合逻辑门等的一个组合构成。然后，当电压变化时可以得到时间常数。并且，将所得到的时间常数与用户设置的参考时间常数比较，并将超过参考时间常数的时间常数同一个驱动晶体管的连接信息一起作为时间常数信息保存。将保存的时间常数信息显示，或作为一个具有规定格式的数据输出。
因此，用户可以在该时间常数信息的基础上对一个所设计的电路进行验证。与需要动态分析的常规电路模拟相比，该时间常数的计算为静态分析，用它可减少计算量，并且因而能在短时间内执行对一个大规模的设计的电路的整体的验证，当采用传统技术时这是困难的，因为计算量非常大。
而且，当存在多个彼此串联或并联的晶体管的组合，或者彼此串联或并联的复合逻辑门等的组合的情况时，实施例1计算每个通路的合成的阻抗，并且实施例1通过对在多个位置上的电容进行合成，将在多个位置上的寄生电容作为在一个位置的寄生电容来计算。因而，将多个器件组合在一起以便计算该组合体的时间常数，因此使计算量减少。结果，可对一个较大规模的电路进行较高速度的验证。而且，将计算得到的时间常数与用户设置的参考时间常数比较，并且不超过参考时间常数的值的时间常数信息被忽略。因此，就减少了对一个电路的验证没有影响的计算量以实现一个验证结果的高速输出。
一般来说，如果将所有验证结果输出，在一些情况下从该验证设备中会输出一个具有大约十万个条目的结果，尽管这取决于一个芯片的电路规模。因此，压缩对验证来说是不需要的时间常数信息的输出对于指出一个所设计的电路的工作不正确的部分的方面的以及提高速度的方面来说都是重要的。这样就提高了该设备的验证效率。
实施例2.
实施例2的基本结构和工作情况分别与图1和2中所示的相同，并在本实施例2中对实施例1的电路连接信息保存部分5和时间常数计算部分8的工作加上了下面的操作。即，在实施例1中一个晶体管的漏电流用下面所示的一个公式给出。
Ids＝(Kp/2)·(W/L)·(Vgs－Vth)2 ……(11)
该式是表示当一个晶体管工作在其饱和态时电流的公式。当一个晶体管在其非饱和态时，漏电流由下式给出。Ids＝(Kp/2)·(W/L)·((Vgs－Vth)·Vds－1/2·Vds2) (12)
因此，在三个晶体管Q6到Q8串联情况下时间常数τ计算如下，因为在这种情况下晶体管Q6到Q8的导通电阻的合成值R为
R＝R6＋R7＋R8。τ=R·C=Vds·CKp2((Vgs-Vth)·Vds-12Vds2)·(L1W1+L2W2+L3W3)...(13)]]>
其中Kp＝(∈ox·μ)/Tox.
用户将晶体管工作状态信息(有源器件工作状态信息)加到逻辑电路图信息中以区分一个晶体管在其饱和态与其非饱和态之间的工作情况。可对每个CMOS逻辑门或每个晶体管，或进一步对设计的电路的每个功能块指明其晶体管工作状态信息。该晶体管工作状态信息在电路连接信息提取部分3处提取并同电路连接信息一起保存在电路连接信息保存部分5中。时间常数计算部分8在提取的晶体管工作状态信息的基础上选择一个合适的公式以计算公式(9)和(13)中的晶体管的漏电流，以执行时间常数的计算。至于下面的工作，以与实施例1类似的方式对时间常数进行比较并输出。
综上所述，在实施例2中，按照对作为验证的一个对象的电路的每个CMOS逻辑门、每个晶体管或每个功能块所指明的电路工作状态，计算适合一个晶体管的工作状态的漏电流，并且在该漏电流的基础上计算时间常数。因此，就可能执行同晶体管的工作情况一致的更精确地验证。
实施例3.
尽管实施例3的半导体电路设计验证设备在其基本结构和工作情况方面与上述实施例1相同，但在下面几点与实施例1不同。即，在实施例1中，输出数据以图3中所示的时间常数信息表的形式输出。但是，在实施例3中，输出数据产生部分14以一个电路图形成设备能接收该输出数据的形式输出该数据。通过采用该电路图形成设备可直接读输出数据的格式，如果需要的话，就可迅速开始设计修改工作。而且，对应于从输出数据产生部分14输出的时间常数信息的信号线可以在颜色上或线型上以同其它信号线相区别的形式被显示或输出在逻辑电路图上，这是有好处的。
图13说明了实施例3的一个输出结果的例子。在该图中，参考号25a和25b代表信号线名称显示区。参考号26a和26b代表信号线逻辑指示区，它指明了计算时间常数时晶体管是一个N沟晶体管还是一个P沟晶体管。参考号27a和27b代表信号线时间常数指示区，它指明了信号线的时间常数。如图中所示，其所对应的信号线是带粗线的，以此将其突出。
综上所述，当显示或输出时间常数信息时，实施例3以与该信号线相对应的状态在逻辑电路图上显示时间常数信息。因此，用户可以确切地了解与电路图有关的验证结果。
实施例4.
尽管实施例4在其基本结构和工作情况方面与上述实施例1相同，但在其下面几点与实施例1不同。即，在实施例1中，输出数据以图3中所示的时间常数信息表的形式输出。但是，在实施例4中，输出数据产生部分14以一个绘制版图形成设备能接收该输出数据的形式输出该数据。通过采用绘制版图形成设备可直接读输出数据的格式，如果需要的话就可迅速开始一个电路的版图修改工作。而且，对应于从输出数据产生部分14输出的时间常数信息的信号线可以在颜色上或线型上以同其它信号线相区别的形式被显示或输出在绘制的版图上，这是有好处的。
图14说明了实施例4的一个输出结果的例子。在该图中，参考号25c到25e代表信号线名称显示区。参考号26c到26e代表信号线逻辑指示区，它指明了计算时间常数时晶体管是一个N沟晶体管还是一个P沟晶体管。参考号27C到27e代表信号线时间常数指示区，它指明了信号线的时间常数。
综上所述，当显示或输出时间常数信息时，实施例4以与信号线相对应的状态在绘制的版图上显示时间常数信息。因此，用户可以解切地了解与绘制的版图有关的验证结果。
实施例5.
尽管实施例5在其基本结构和工作情况方面与上述实施例1相同，但寄生器件恢复部分7和时间常数计算部分8在以下的一点上与实施例1不同，即在它们中包含了下面的功能。
如果对于恢复的搜索在到达一个CMOS逻辑门的输入端或一个晶体管的栅端之前到达一个总线的话，则实施例5的寄生器件恢复部分7仅恢复存在于一个通路上的直到该总线的寄生器件。
图15说明了一个包含总线的电路。在该图中，参考号28a到28d代表总线。参考号29a到29d分别代表寄生在总线28a到28d上的寄生电容器件。参考号30a到30d分别代表寄生在一直到总线28a到28d的信号线上的寄生电容器件。参考号31a到31d代表传输门。在对该包含总线28a到28d的电路的分析中，恢复寄生器件的搜索通路假定一直延伸到总线28a到28d。但是，因为有必要考虑总线本身上的寄生器件，所以时间常数的计算是在将寄生电容器件29a到29d加到直到总线28a到28d的寄生器件30a到30d上的条件下进行的。
就由总线分开的多个区对时间带数进行计算的原因在于：一般将一个传输门、一个传送门及诸如此类连接到一条总线上；并且随时间的改变这些门的打开或关闭受一个CPU或诸如此类的控制。也就是说，因为根据本发明的对时间常数的计算，一个所设计的电路的扇出的验证是一种静态分析，它不适合对连接状态随时间变化而改变的部分的验证。因此，本实施例5将一个通路分成一个直到一条总线的部分和一个在该总线之后的部分以分别在每一部分执行对时间常数的计算。
综上所述，根据实施例5，即使在要验证一个包含总线的电路的设计的扇出的情况下，也可能在不增加计算量的条件下执行对整个电路的验证。
实施例6.
在实施例6中，扇出验证仅对在上述的实施例1到5的每一个中由用户指定的一个或多个信号线执行。
也就是说，寄生器件恢复部分7仅对一个或多个指定的信号线执行一个寄生器件的恢复以便用时间常数计算部分8计算时间常数。可采取这样一种结构，通过该结构可将所得到的时间常数的计算结果以一个上述各个实施例中所示的形式输出。因此可节省无用的计算时间，并以较高的速度进行验证。
实施例7.
在实施例7中，当一个所设计的电路得到验证并要对其设计进行修改时，扇出验证仅对一个其设计被修改的部分进行。
也就是说，如果设计被修改的话，则将指示该设计被修改的事实的设计修改信息加到逻辑电路图信息1或绘制的版图信息2上。当下次执行验证时，该实施例参照该设计修改信息，并且寄生器件恢复部分7仅对设计被修改的部分执行一个寄生器件的恢复，以便用时间常数计算部分8计算该部分的时间常数。因为通过采用这样的结构来自动确定一个需要验证的部分以进行时间常数的计算，验证就可迅速进行。
上述实施例1到7可以用在一个通用计算机上的软件组成，或完全用硬件构成。
综上所述，根据本发明的第一方面构成该时间常数计算装置，使之连同寄生在连接有源器件的信号线上的并由该寄生器件恢复装置恢复的寄生器件一起计算在多个有源器件中的各个有源器件与一个下一级有源器件之间的时间常数，并且构成该时间常数信息输出装置使之连同至少该半导体电路设计信息的一部分输出与所计算的时间常数有关的信息。结果，对一个设计的电路进行验证所需的计算量可以压缩得很小，并且可得到这样的好处，即可以在较短的时间内对一个大规模的设计的电路的整体进行验证。
而且，根据本发明的第二方面构成该时间常数计算装置，使之通过将每个有源器件和下一级有源器件及寄生器件的电阻元件和电容元件用一个合成的电阻与一个合成的电容的一个组合代替来计算时间常数。结果，可得到这样的好处，即一个时间常数的计算量可以减少以使对一个所设计的电路进行验证所需的时间进一步缩短。
而且，根据本发明的第三方面构成该时间常数计算装置，使之在用该比较装置进行比较的一个结果的基础上输出与一个具有大于参考时间常数的值的时间常数有关的信息。结果，可得到这样的好处，即对设计的验证可迅速执行，因为与设计的验证必需的时间常数有关的信息被有限制地输出。
而且，根据本发明的第四方面构成该时间常数信息输出装置，使之在指明有源器件的工作状态的信息的基础上从多个计算公式中选出一个与一个有源器件的工作状态相适合的计算公式，并根据该选择的计算公式计算时间常数。结果，可得到这样的好处，即可以对有源器件进行仔细考虑的设计进行更精确的验证。
而且，根据本发明的第五方面构成该时间常数计算装置，使之计算一个包含了用户从一个半导体电路的输入设计信息中选出的一个信号线的一个通路的时间常数，并将计算的时间常数送到时间常数信息输出装置。因此，用户可在一个设计的电路中指定需要验证的部分。通过在指定的部分执行设计的验证，就可得到这样的好处，即验证所需的计算时间可进一步缩短。
而且，根据本发明的第六方面构成该时间常数计算装置，使之如果由于设计的改变该半导体电路的输入的设计信息被更新的话对半导体电路的设计被修改的部分执行时间常数的计算。结果，就可得到这样的好处，即可自动指定一个其设计需要验证的部分并因而迅速地执行对它的验证。
而且，根据本发明的第七方面构成该时间常数计算装置，使之如果该半导体电路包含总线的话将一个半导体电路分成一个直到一个信号线的区域和一个在该信号线之后的区域以在每个区域中独立进行时间常数的计算。结果，对一个设计的电路的验证可以仅用电路的静态分析来进行，即使它含有总线也是如此，并因而可减少为验证该设计的电路的计算量。因此，就可得到这样的好处，即使一个电路含有一个总线也可在短时间内执行对该电路的设计的验证。
而且，根据本发明的第八方面构成该时间常数信息输出装置，使之按照时间常数值的大小顺序输出与用时间常数计算装置计算的时间常数有关的信息。结果，在设计的验证中重要的信息被优先输出，并因而可得到这样的好处，即可迅速地执行对一个错误地设计的部分的验证。
而且，根据本发明的第九方面构成该时间常数信息输出装置，使之与一个半导体电路的逻辑电路图中的一个信号线相对应输出与用时间常数计算装置计算的一个时间常数有关的信息。结果，验证的结果就可在逻辑电路图上得到更清楚地了解。
而且，根据本发明的第十方面构成该时间常数信息输出装置，使之一个半导体电路的绘制版图中的一个信号线相对应输出与用时间常数计算装置计算的一个时间常数有关的信息。结果，验证的结果就可在绘制的版图上得到更清楚地了解。
尽管用一些特定的术语对本发明的优选实施例做了说明，但这样的说明只是为了直观的目的，并且在不背离下面的权利要求的精神和范围的情况下，当然可进行修改和变更。