用于驱动电子开关的方法和电路.pdf

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1、(10)申请公布号 CN 102832916 A (43)申请公布日 2012.12.19 C N 1 0 2 8 3 2 9 1 6 A *CN102832916A* (21)申请号 201210195053.4 (22)申请日 2012.06.13 13/160,809 2011.06.15 US H03K 17/567(2006.01) (71)申请人英飞凌科技股份有限公司 地址德国瑙伊比贝尔格市 (72)发明人弗朗茨赫尔莱尔 安德烈亚斯迈塞尔 斯特芬蒂勒 (74)专利代理机构北京康信知识产权代理有限 责任公司 11240 代理人余刚 吴孟秋 (54) 发明名称 用于驱动电子开关的方法和。

2、电路 (57) 摘要 本发明涉及用于驱动电子开关的方法和电 路。其中，一种电子电路包括具有接收驱动信号的 控制端子以及第一负载端子与第二负载端子之间 的负载路径的晶体管。电压保护电路耦接至晶体 管，具有控制输入端，并被配置为根据在控制输入 端接收的控制信号采取激活状态和停用状态之一 作为工作状态，并被配置为限制负载端子之间或 负载端子之一与控制端子之间的电压。所述控制 电路耦接至电压保护电路的控制输入端，并被配 置为根据晶体管的至少一个工作参数、并且在跨 负载路径的电压或通过负载路径的负载电流不为 零时停用电压保护电路。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书8页 。

3、附图6页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 8 页 附图 6 页 1/2页 2 1.一种电子电路，包括： 晶体管，具有控制端子以接收驱动信号，以及第一负载端子与第二负载端子之间的负 载路径； 电压保护电路，耦接至所述晶体管并且具有控制输入端，所述 电压保护电路被配置为根据在所述控制输入端接收的控制信号而采取激活状态和停 用状态之一作为工作状态，并被配置为限制所述负载端子之间或所述负载端子之一与所述 控制端子之间的电压；以及 控制电路，耦接至所述电压保护电路的控制输入端，并且被配置为根据所述晶体管的 至少一个工作参数、并且在跨所述负载路径的电。

4、压或通过负载路径的负载电流不为零时停 用所述电压保护电路。 2.根据权利要求1所述的电子电路，其中，至少一个所述工作参数是：所述驱动信号的 幅度；所述驱动信号的斜率；通过所述负载路径的所述负载电流的幅度；所述负载路径的 斜率；驱动信号的导通电平的持续时间。 3.根据权利要求2所述的电子电路，其中，所述控制电路被配置为将所述工作参数的 值与阈值相比较，并根据比较结果停用所述电压保护电路。 4.根据权利要求3所述的电子电路，其中，所述控制电路还被配置为检测所述晶体管 的温度，并且其中，所述阈值依赖于所检测到的温度。 5.根据权利要求1所述的电子电路，其中，所述控制电路还被配置为根据所述驱动信 号停。

5、用所述电压保护电路。 6.根据权利要求1所述的电子电路，其中，所述电压保护电路耦接在所述负载端子之 一与所述控制端子之间，并被配置为在所述激活状态下时将这些端子之间的电压限制为给 定电压值。 7.根据权利要求6所述的电子电路，其中，所述电压保护电路包括耦接在所述控制端 子与至少一个所述负载端子之间、并且具有限定了所述给定电压值的击穿电压的至少一个 第一二极管。 8.根据权利要求7所述的电子电路，其中，所述电压保护电路还包括与所述至少一个 第一二极管串联连接并且由所述控制信号控制的开关元件。 9.根据权利要求7所述的电子电路，其中，所述晶体管和所述至少一个第一二极管在 公共的半导体本体中实现。 。

6、10.根据权利要求9所述的电子电路，其中，所述晶体管和所述至少一个第一二极管共 有负载端子。 11.一种驱动晶体管的方法，所述晶体管具有接收驱动信号的控制端子、第一负载端子 与第二负载端子之间的负载路径以及雪崩击穿电压，所述方法包括： 截止所述晶体管，并且通过将所述晶体管驱动为导通状态而将所述负载端子之间或所 述负载端子之一与所述控制端子之间的电压限制为低于所述雪崩击穿电压的阈值；以及 根据所述晶体管的工作参数、并且在跨所述负载路径的电压或通过所述负载路径的负 载电流降低到零之前停用所述电压限制。 12.根据权利要求11所述的方法，其中，至少一个所述工作参数是：所述驱动信号的幅 度；所述驱动信。

7、号的斜率；通过所述负载路径的所述负载电流的幅度；所述负载路径的斜 权 利 要 求 书CN 102832916 A 2/2页 3 率；所述驱动信号的导通电平的持续时间。 13.根据权利要求12所述的方法，还包括： 将所述工作参数的值与阈值相比较；以及 根据所比较的结果停用所述电压限制。 14.根据权利要求13所述的方法，还包括： 检测所述晶体管的温度；以及 根据所检测到的温度调整所述阈值。 15.根据权利要求11所述的方法，其中，还包括根据所述驱动信号停用所述电压限制。 16.根据权利要求11所述的方法，其中，还包括将所述负载端子与所述控制端子之间 的电压限制为给定电压值。 17.根据权利要求1。

8、6所述的方法，其中，限制所述负载端子之一与所述控制端子之间 的电压包括将至少一个第一二极管耦接在至少一个所述负载端子与所述控制端子之间，所 述至少一个第一二极管具有限定了所述给定电压值的击穿电压。 18.根据权利要求17所述的方法，其中，开关元件与所述至少一个第一二极管串联连 接，并且所述电压限制依赖于所述开关元件的开关状态。 19.根据权利要求17所述的方法，其中，所述晶体管和所述至少一个第一二极管在公 共的半导体本体中实现。 20.根据权利要求19所述的方法，其中，所述晶体管和所述至少一个第一二极管共有 负载端子。 权 利 要 求 书CN 102832916 A 1/8页 4 用于驱动电子。

9、开关的方法和电路 技术领域 0001 本申请的实施方式涉及电子电路，具体地说是具有晶体管和电压保护电路的电子 电路，并且涉及用于驱动晶体管的方法。 背景技术 0002 诸如MOSFET（金属氧化物半导体场效应晶体管）或IGBT（绝缘栅极双极晶体管） 的晶体管广泛用作用于切换电子负载的电子开关。为此，晶体管的负载路径与用于提供电 压的端子之间的负载串联连接，其中，该负载在晶体管处于导通状态（打开）时被接通，并且 负载在晶体管处于截止状态（关闭）时被断开。 0003 在负载例如是诸如电动机、电磁阀或扼流圈的电感负载时，在开关元件处于其导 通状态时该负载储存磁能。该能量可能导致晶体管在截止之后跨负载。

10、路径的高电压，除非 采取使该能量耗散的措施。根据第一方法，可以将续流（freewheeling）电路与负载并联连 接，从而使通过负载的电流继续流动，直到能量被耗散。 0004 根据第二方法，晶体管自身用于使能量耗散。在这种情况下，晶体管工作在高电阻 状态下，其中，晶体管的导通电阻比正常工作状态高，从而耗散能量。在高电阻状态下工作 晶体管可以包括控制处理，其控制施加至晶体管的控制端子的驱动信号，从而一个负载端 子与晶体管的控制端子之间的电压限于给定的电压值。 0005 在第二方法中，当在晶体管中耗散能量时，通过晶体管的电流降低，并且根据晶体 管的特性曲线，驱动信号的幅度降低。然而，存在这样的晶体。

11、管，其中，当这些晶体管以低驱 动信号和/或低负载电流工作时，可能会发生不稳定性。 0006 因此，需要提供具有适合于驱动电感负载的晶体管、能够避免不稳定性的电子电 路，并且提供用于晶体管稳定工作的方法。 发明内容 0007 第一方面涉及一种电子电路，其包括晶体管，该晶体管具有控制端子以接收驱动 信号以及第一负载端子和第二负载端子之间的负载路径。电压保护电路耦接至晶体管，其 包括控制输入端，其被配置为根据控制输入端接收的控制信号采取激活（active）状态和停 用（deactive）状态之一作为工作状态，并被配置为限制负载端子之间或负载端子之一与控 制端子之间的电压。控制电路耦接至电压保护电路的。

12、控制输入端，并被配置为根据晶体管 的至少一个工作参数，在跨负载路径的电压或通过负载路径的负载电流不为零时停用电压 保护电路。 0008 第二方面涉及一种驱动晶体管的方法，该晶体管具有接收驱动信号的控制端子、 第一负载端子与第二负载端子之间的负载路径以及雪崩击穿电压。该方法包括截止晶体 管，并通过将晶体管驱动为导通而将负载端子之间或负载端子之一与控制端子之间的电压 限制为低于雪崩击穿电压的阈值电压。该方法还包括根据晶体管的工作参数，在跨负载路 径的电压或通过负载路径的负载电流已经降低到零之前停用电压限制。 说 明 书CN 102832916 A 2/8页 5 0009 通过阅读以下具体说明书并参。

13、考附图，本领域技术人员将了解到其他的特征和优 点。 附图说明 0010 现在将参考附图说明实施方式。附图用于说明基本原理，所以只示出了用于理解 基本原理的所需要的方面。附图并不是成比例的。在附图中，同样的参考标号表示相似的 特征。 0011 图1示意地示出了MOSFET的特性曲线，其中，示出了负载电流（漏源电流）对于驱 动信号（栅源电压）的依赖关系。 0012 图2示意地示出了包括晶体管、电压保护电路和用于电压保护电路的控制电路的 电子电路的实施方式。 0013 图3示意地示出了电压保护电路的实施方式。 0014 图4示意地示出了晶体管的驱动电路的实施方式。 0015 图5示出了表示图3的电子。

14、电路的工作原理的时序图。 0016 图6示意地示出了控制电路的第一实施方式。 0017 图7示意地示出了控制电路的第二实施方式。 0018 图8示意地示出了实现晶体管和电压保护电路的二极管的半导体本体的垂直截 面图。 0019 图9示意地示出了实现晶体管和电压保护电路的二极管的半导体本体的水平截 面图。 具体实施方式 0020 图1示意地示出了诸如MOSFET或IGBT的MOS晶体管的特性曲线。在图1中，示出 了三个不同的特性曲线，其中各自示出了负载电流I DS 对驱动信号或驱动电压V GS 的依赖关 系。例如，负载电流是MOSFET中的漏源电流或IGBT中的集电极发射极电流。例如，驱动信 号。

15、是MOSFET中的栅源电压或IGBT中的栅极发射极电压。图1示出了在三个不同温度T1、 T2、T3获得的特性曲线，其中T1T2T3。正如图1所示，阈值电压，其作为晶体管开始传导 负载电流I DS 的驱动电压，取决于温度并且随着温度降低而降低。在更高的驱动电压V GS 的 值，由于高温时电荷载流子迁移率较低而导致负载电流I DS 随着温度T升高而减小。这两个 效果，即阈值电压随着温度的降低而降低以及负载电流I DS 随着温度升高而减小，导致了由 驱动信号V GS0 所限定的温度稳定点，此处负载电流I DS 不依赖于温度。 0021 正如能够看从图1中看出的那样，在驱动信号V GS 低于V GS0。

16、 时，升高的温度导致负 载电流I DS 增大。因为增大的负载电流可以导致晶体管的温度升高，在驱动信号低于稳定点 V GS0 时，具有正的热反馈。在驱动信号V GS 高于V GS0 时具有负的热反馈，因为在这些驱动信号 时负载电流I DS 随着温度的升高而减小。 0022 以低于稳定点V GS0 的驱动信号V GS 操作晶体管可以导致不稳定性，从而增大的负载 电流I DS 可以导致温度升高，其可以再次导致电流的增大。尤其是具有单元结构的晶体管 中，其作为并联连接有多个晶体管单元的晶体管，晶体管的温度分布可能是不均匀的。在这 种情况下，以可能发生正的热反馈的驱动信号操作晶体管，可以具有这样的效果：。

17、具有最高 说 明 书CN 102832916 A 3/8页 6 温度的晶体管单元承担流过晶体管的电流的最高份额。承担电流的最高份额可能导致这些 晶体管单元的进一步发热，其结果是可以导致流过这些晶体管单元的电流的更高份额，直 到一个或多个晶体管单元损坏。该效果被称为电流熔融（细丝，filamentation）。 0023 在驱动信号生成为总是高于温度稳定点V GS0 时，能够防止电流熔融。然而，可能发 生其不能被保证的工作场景。而且，在某些类型的MOS晶体管中，温度稳定点V GS0 是相当高 的驱动信号V GS 的值，其使该问题甚至更坏。 0024 图2示出了具有晶体管1的电子电路的电路图。如图。

18、2的点划线所示，晶体管1 可以用作用于开关电子负载Z的电子开关。为此，晶体管1的负载路径D-S与负载Z串联 连接，其中，连接晶体管1和负载Z的串联电路连接在用于正的供给电位Vbb与负的供给电 位的端子或者参考电位GND的端子之间。在图2中示出的实施方式中，晶体管1被连接为 低侧开关，这是连接在负载（如图2的负载Z）与负的供给电位（如图2中的负的供给电位或 参考电位GND）之间的开关。然而，这仅仅是示例。晶体管1也能被连接为高侧开关，这是 连接在用于正的供给电位的端子与负载之间的开关。 0025 根据图2的晶体管1是MOSFET，具体是n型MOSFET。然而，这仅仅是示例。晶体 管1也能被实现为。

19、p型MOSFET或IGBT。因此，以下参考n型MOSFET提供的说明也适用于 p型MOSFET和IGBT，其中，在p型MOSFET中以下说明的电压的极性必须反转。 0026 晶体管1具有控制端子G，其为MOSFET的栅端子，并且具有两个负载端子D、S，它 们分别是MOSFET的漏和源端子。在IGBT中，相应的端子分别是栅极、集电极和发射极端子。 负载路径D-S是负载端子D、S之间的晶体管的内部路径. 0027 被实现为MOSFET或IGBT的晶体管1，可用作电压控制开关，其根据作为控制端子 G与负载端子D、S之一之间的电压的驱动信号或驱动电压V GS 来切换开和关。在MOSFET中， 驱动电压。

20、是栅和源端子G、S之间的栅源电压V GS 。电子电路包括被配置为根据输入信号S IN 产生驱动电压V GS 的驱动电路2。输入信号S IN 可以是能够采取两个不同的信号电平即导通 电平和截止电平的逻辑信号。驱动电路2被配置为根据输入信号S IN 产生驱动电压V GS ，从 而在输入信号S IN 为导通电平时晶体管1导通，在输入信号S IN 为截止电平时晶体管1截止。 在n型MOSFET中，如图2所示，使晶体管1导通的驱动电压V GS 是高于MOSFET的阈值电压 的电压，使晶体管1截止的驱动电压V GS 是低于阈值电压的电压。在硅MOSFET中，阈值电压 例如在0.7V与1.5V之间的范围内。。

21、 0028 根据一个实施方式，驱动电路2被配置为在输入信号具有导通电平时将晶体管驱 动为低阻导通状态。术语“低阻导通状态”指的是晶体管1的导通电阻具有最小值或接近最 小值的导通状态。施加以将晶体管1驱动为低阻导通状态的栅源电压V GS 通常明显高于阈 值电压。根据一个实施方式，用于将晶体管1驱动为低阻导通状态的栅源电压V GS 在5V和 20V之间，特别是在10V和15V之间。例如，用于截止晶体管1的驱动电压V GS 可以是0V。 0029 电子电路1还包括耦接至晶体管1的电压保护电路3。在图2示出的实施方式中， 电压保护电路3连接在MOSFET 1的漏端子D和栅端子G之间。电压保护电路3还包。

22、括用 于接收控制信号S3的控制输入端，并被配置为根据控制信号S3采取激活状态和停用状态 之一。在激活状态下，电压保护电路3被配置为将漏端子D和栅端子G之间的电压限制为 给定最高电压值。电压保护电路3与晶体管1一起形成控制回路，其中，当晶体管1处于截 止状态时漏端子D与栅端子G之间的电压达到最高电压值时，晶体管1被电压保护电路3 说 明 书CN 102832916 A 4/8页 7 驱动为导通状态。将漏端子D与栅端子G之间的电压V DG 限制为最大值大致相当于将漏源 电压V DS 限制为最大值。 0030 电压保护电路3根据控制电路4产生的控制信号S3被激活和停用。控制电路4 根据晶体管1的至少。

23、一个工作参数S4激活并且停用电压保护电路3。该工作参数S4是下 面的至少一个：驱动电压V GS 的幅度；驱动电压的斜率dV GS /dt；通过晶体管1的负载路径的 负载电流I DS 的幅度；负载电流I DS 的斜率dI DS /dt；输入信号S IN 的截止电平的持续时间。以 下将进行详细说明。 0031 图3示意地示出了电压保护电路3实施方式。在该实施方式中，电压保护电路3 包括具有至少一个齐纳二极管或雪崩二极管的二极管装置31以及与二极管装置31串联连 接的开关元件33。具有二极管装置31和开关元件33的串联电路连接在晶体管1的漏端子 D和栅端子G之间。为了例示目的，晶体管1也在图3中示出。

24、。 0032 开关元件33有与二极管装置31串联连接的负载端子和用于接收控制信号S3的 控制端子。在图3中示出的实施方式中，因为被控制信号S3所驱动，在开关元件33处于导 通状态（打开）时，电压保护电路3被激活；在开关元件33处于截止状态（关闭）时电压保护 电路3处于停用状态。开关元件33可以实现为常规的电子开关，诸如MOSFET、IGBT或双极 结型晶体管（BJT）。 0033 参考图3，电压保护电路3可以包括另一二极管32。二极管32以这样的方式与二 极管装置31串联连接，其中，从控制端子G到负载端子D的电流被阻止，尤其是在晶体管1 处于其导通状态时。 0034 驱动电路2能够被实现为被配。

25、置为根据输入信号S IN 来驱动晶体管（具体地，如图 2所示的MOSFET 1）的传统驱动电路。然而，为了例示目的以及对电压保护电路3的工作原 理的更好的理解，将参考图4说明驱动电路2的实施方式。在这方面，图4中示出的驱动电 路2仅仅用作例示目的，并且应当理解可以使用多个的其他类型的驱动电路作为替代。 0035 图4的驱动电路包括半桥电路，其中高侧开关23和低侧开关24各自具有负载路 径和控制端子。两个开关23和24的负载路径串联连接在用于驱动电位Vdd的端子与晶体 管1的第二负载端子S之间。半桥电路23和24包括输出端子，其是高侧开关23和低侧开 关24所共用的电路节点。半桥电路的输出端子经。

26、由驱动电路2的第一输出端子21耦接至 晶体管1的控制端子G。半桥电路经由第二输出端子22耦接至晶体管1的第二负载端子 S。 0036 驱动电路2还包括用于高侧开关23和低侧开关24的内部驱动电路25。驱动电路 25接收输入信号S IN ，并被配置为根据输入信号S IN 导通和截止半电桥开关23和24。通常， 驱动电路25互补地导通和截止两个开关23和24，这意味着，在高侧开关23导通时低侧开 关24截止，反之亦然。然而，驱动电路25能够被实现为在截止开关元件23和24的其中一 个与导通开关元件23和24中的另一个的时间之间提供死区时间。在图4中示出的实施方 式中，与驱动电路2连接的晶体管1是n。

27、型MOSFET，在输入信号S IN 具有导通电平时，驱动电 路2的内部驱动电路25导通高侧开关23并且截止低侧开关24，从而晶体管1被导通。在 这种情况下，在晶体管1的栅端子G与源端子S之间施加驱动电位Vdd。在输入信号S IN 具 有截止电平时，内部驱动电路25截止高侧开关23，并且导通低侧开关24，使得栅源电压V GS 为零。可选地，电阻26（以点划线示出）连接在半桥电路23和24的输出端与晶体管1的 说 明 书CN 102832916 A 5/8页 8 栅端子G之间。 0037 可选地，电流源27和28（也以点划线示出）分别与高侧开关23和低侧开关24串 联连接。在该配置中，在高侧开关2。

28、3为导通从而导通晶体管1时，与高侧开关23串联连接 的第一电流源27限定了栅源电容C GS 的充电电流；在低侧开关24为导通从而截止晶体管1 时，与低侧开关24串联连接的第二电流源28限定了栅源电容C GS 的放电电流。 0038 现在将参考图5示出的下列信号的时序图来说明图2的电子电路的工作原理：晶 体管1的负载路径电压V DS ；跨负载Z的电压V Z ；输入信号S IN ；晶体管1的负载路径电流I DS ； 晶体管1的驱动电压或栅源电压V GS ；以及控制信号S3。在图4中示出的时序图仅仅是示意 图。为了例示目的假设负载Z是电感负载，参考图2，其至少包括电感部件L Z ，并且其中还 可以包。

29、括电阻部件R Z 。例如，负载Z是电动机、电磁阀或扼流圈。 0039 图5中示出的时序图在晶体管1导通时开始。在该时间，输入信号S IN 具有导通电 平，跨晶体管1的电压V DS 具有由晶体管1的导通电阻和负载电流I DS 所限定的最小值。跨 负载Z的电压V Z 是电源电压Vbb减去负载路径电压V DS ，并且接近于当晶体管1处于其导通 状态时的电源电压Vbb。在晶体管1处于其导通状态时负载电流I DS 由电源电压Vbb和负 载限定。参见图4，栅源电压V GS 具有由驱动电位Vdd限定的最大值。在晶体管1在导通状 态下时，电能以磁形式存储在电感负载Z中。 0040 在图5中，t0表示输入信号S。

30、 IN 切换到到截止电平的时间。参见图4，在该时间， 驱动电路4的高侧开关23截止，低侧开关24导通。然而，在低侧开关24导通时，栅源电压 V GS 不会立即下降到零。晶体管1内部具有图2中示意地示出的栅源电容C GS 。在低侧开关 导通时，该栅源电容C GS 不立即放电。例如，栅源电容C GS 的放电率取决于其电容值、驱动电 路2的欧姆线路电阻以及可选的输出电阻26的电阻。在驱动电路2包括诸如图4中示出 的电流源28的电流源时，由电流源提供的电流限定了栅源电容C GS 的放电率，因此，限定了 跨栅源电容C GS 的电压V GS 变化率。 0041 参考图5，在时间t1，晶体管的负载路径电压V。

31、 DS 1开始增加，并且负载电压V Z 开始 降低。这是栅源电容C GS 已经放电到晶体管1的导通电阻显著增加的程度的时间。在时间 t1，产生通常所谓的密勒效应，其中，栅源电压V GS 在结束于图5中的时间t2的一段时间段 内保持近似恒定。这是栅源电压V GS 将进一步降低，从而晶体管1被完全地截止的时间。然 而，在时间t2，跨电压保护电路3的电压到达最高电压值，导致电压保护电路3导通从而驱 动晶体管1导通以处于高阻导通状态。在该时间，栅源电压V GS 可以忽视，使得漏源电压V DS 大致等于漏栅电压V DG ，相应地等于电压保护电路3的电压极限电压V 31 。该电压极限电压 V 31 由齐纳。

32、或雪崩二极管31的击穿电压所限定。 0042 在由电压保护电路3驱动的晶体管1处于高阻导通状态时，先前存储在电感负载 中的能量在晶体管1中耗散。电能的耗散导致负载电流I DS 的降低，而负载路径电压V DS 也 限于电压极限值V31。根据MOSFET的特性曲线，在负载电流I DS 降低时，栅源电压V GS 也降 低。 0043 电压保护电路3在时间t2之前或在时间t2时激活，其中，t2是保护电路3需要 限制跨晶体管1的电压的时间。根据一个实施方式，电压保护电路3在输入信号S IN 采取截 止电平的时间t0、甚至该时间t0之前被激活。 0044 晶体管1与电压保护电路3一起形成控制回路，其中，在。

33、电压保护电路3激活时， 说 明 书CN 102832916 A 6/8页 9 该控制回路控制晶体管1的导通状态，从而与漏源电压V DS 大致相等的栅漏电压V DG 也限于 最高电压值。 0045 为了防止不稳定性，尤其是为了防止参考图1所说明的正的热反馈，电压保护电 路3在负载电流I DS 和栅源电压V GS 降低到零之前被停用。在图5的时序图中，t3是电压保 护电路3停用的时间。在该时间，栅源电压V GS 快速地降低到零。因为存储在电感负载中的 能量在时间t3没有完全地耗散，负载路径电压V DS 增加，直到到达晶体管1的雪崩电压V AV ， 此时，雪崩击穿发生使得负载电流I DS 还流动并降。

34、低到零。在时间t4，负载电流I DS 已经降 低到零。在该时间，负载路径电压V DS 等于电源电压Vbb，并且负载电压V Z 是零。 0046 控制电路4被配置为根据晶体管1的至少一个工作参数而停用电压保护电路3。 至少一个工作参数是栅源电压V GS 、负载电流I DS 、栅源电压V GS 的斜率、负载电流I DS 的斜率、 或输入信号S IN 的截止时间的持续时间。根据一个实施方式，在栅源电压V GS 到达或降到低 于阈值电压时，和/或在负载电流I DS 到达或降到低于阈值电流时，控制电路4停用电压保 护电路2。 0047 图6示出了在工作参数S4降到低于阈值时停用电压保护电路3的控制电路4。

35、的 实施方式。控制电路4包括将工作参数（更确切地说，工作参数S4的值）与由参考信号源42 提供的阈值或参考值S TH 相比较的比较器41。控制信号S3在比较器41的输出端上可用。 在图6中示出的实施方式中，在比较器41的反相输入端接收参考信号S TH ，在非反相输入端 接收工作参数S4，在工作参数S4降到低于阈值S TH 时，控制信号S3采取停用控制电路3的 低电平。 0048 根据一个实施方式，晶体管1具有如参考图1说明的、由驱动电压V GS0 表示的温度 稳定点，阈值S TH 高于该温度稳定点，从而在能够低于温度稳定点而操作晶体管1之前停用 电压保护电路3。 0049 可选地，控制信号S3。

36、也依赖于输入信号S IN ，使得控制信号S3只有在输入信号S IN 具有截止电平时，可以采取停用电压保护3的信号电平。为此，比较器41的输出信号和输 入信号S IN ，可以馈给至提供控制信号S3的逻辑门43。逻辑门43可以是带有两个反相输入 端子的NOR门，其产生只有在比较器信号S3和输入信号S IN 具有低电平时才停用电压保护 电路3的低输出信号S3。 0050 常规的电压测量和电流测量设备可以用于测量栅源电压V GS 或负载电流I DS ，并向 控制电路4提供表示该电压或该电流的信号。这些测量设备未在图2中示出。 0051 在工作参数S4表示栅源电压V GS 时，阈值S TH 例如在2V与。

37、2.5V之间。在工作参数 S4表示负载电流I DS 时，根据晶体管1的电流承受能力，阈值S TH 例如在10A与200A之间， 尤其是在50A与150A之间。 0052 根据另一实施方式，控制电路4评价栅源电压V GS 的斜率dV GS /dt和/或负载电流 ID的斜率dI DS /dt，并在这些斜率的绝对值到达或降到低于相应的阈值时，停用电压保护电 路3。 0053 根据一个实施方式，与上面说明的工作参数之一比较的阈值依赖于晶体管1的温 度。为此，控制电路4另外接收表示晶体管1的温度的温度信号。该温度表示晶体管1的 另一工作参数。可以采用常规的温度测量单元以测量晶体管1的温度，并向控制电路4。

38、提 供温度信号。该温度测量单元未在图2中示出。根据一个实施方式，阈值随着温度的升高 说 明 书CN 102832916 A 7/8页 10 而降低，从而相对于较低的温度，在较高的温度时晶体管1可以更靠近于其温度稳定点。应 注意，在各种情况下，选择温度阈值使得在晶体管1到达已参考图1说明的温度稳定点之前 停用保护电路3。 0054 根据在图7中示出的另一实施方式，控制电路4被配置为检测时间t0，其中，在时 间t0输入信号S IN 采取截止电平，并且在时间t0之后给定的延迟时间之后停用电压保护电 路3。为此，控制电路4包括接收输入信号S IN 的延迟元件44。延迟元件44被配置为延迟 表示截止晶体。

39、管1的输入信号S IN 的边沿。该斜率例如是下降边沿。可选的变换器45产生 来自延迟元件44的输出信号的控制信号S3。 0055 当然，能够根据在上面说明的两个以上的工作参数来执行保护电路3的停用。 0056 根据一个实施方式，晶体管1以及电压保护电路3的齐纳或雪崩二极管31在公共 的半导体本体中实现。在图8中示出了在公共的半导体本体100中实现晶体管1以及雪崩 二极管31的实施方式，其示意地示出了该半导体本体100的水平截面图。 0057 在图8中示出的实施方式中，晶体管1被实现为具有漂移区11、邻接漂移区11并 且在漂移区11和源区14之间配置的本体区13的纵向晶体管。漂移区11设置在本体。

40、区13 和漏区12之间。晶体管1还包括沿着源区14和漂移区11之间的本体区13延伸、并通过 栅电介质16与本体区13介电绝缘的栅电极15。可选地，场电极17配置在漂移区11中，并 通过场电极电介质18与漂移区11介电绝缘。场电极17可以电连接至栅电极15、源区14 或与源区14和本体区13电连接的源电极19。在图8的晶体管1中，栅电极15被实现为作 为在半导体本体100中形成的垂直的沟道中配置的电极的沟道电极。源区14和漏区12配 置为在半导体本体100的垂直方向上彼此分离地布置，其中，本体区13和漂移区11在垂直 方向上配置在源区14和漏区12之间。 0058 为了例示目的，假设晶体管1是n。

41、型MOSFET，其中，漏区12、漂移区11和源区14 是n掺杂，而本体区13是p掺杂。 0059 也在半导体本体100中实现的雪崩二极管31被实现为具有第一发射区32、第二发 射区34以及配置在两个发射区32、34之间的基区33的PIN二极管。二极管的第一发射区 32和MOSFET 1的漏区12通过公共的掺杂半导体区域形成。 0060 该公共半导体区域例如是在其上配置有外延层120的半导体基底110。MOSFET 1 的漂移区11、本体区13和源区14在外延层120中实现。在这种情况下，漂移区11有对应 于外延层120的基本掺杂浓度的掺杂浓度，而本体区13和源区14是注入的和/或扩散的 半导体。

42、区域。 0061 雪崩二极管31的基区33具有低于第一和第二发射区32和34的掺杂浓度，并且 可以具有与漂移区11相对应的掺杂浓度。例如，第二发射区34是注入的或扩散的半导体 区域。漏区12和第一发射区32电连接至形成电压保护电路3的漏端子D和第一端子31 1 的第一电极36。第二电极35电连接至第二发射区34。第二电极35形成电压保护电路3 的第二端子312。 0062 同时，二极管31的雪崩电压由基区33的长度限定。在图8中示出的实施方式中， 基区33的长度是基区33在垂直方向上的尺寸。基区33的长度可以由第二发射区34的深 度限定，在图8的实施方式中，该第二发射区与MOSFET1的本体区。

43、13相比更深入地延伸到 半导体本体100中。 说 明 书CN 102832916 A 10 8/8页 11 0063 晶体管1可以用并联连接的多个相同的晶体管单元来实现。各晶体管单元包括源 区域14、本体区13、栅电极15和可选的场电极17，其中，两个邻近的晶体管单元可以共有栅 电极或栅电极部。各晶体管单元并联连接，其中各栅电极15连接至公共的栅端子G并且源 区14连接到源电极19。漏区12和漂移区11为各晶体管单元所共用。 0064 晶体管1的漂移区11可以在半导体本体100的横向上邻接二极管31的基区33。 晶体管1的本体区13和二极管31的第二发射区34，在半导体本体100的横向上被包括。

44、栅 电极15和可选的场电极17的沟道之一所分离。可选地，只有场电极17配置在本体区13 和第二发射区34之间的沟道中。根据另一实施方式，分离本体区13和第二发射区34的沟 道只填充有电介质。 0065 参考示出了半导体本体100的水平截面图的图9，二极管31的基区33和第二发射 区34被沟道200所包围。沟道200可以包括场电极37以及将场电极37与半导体本体100 绝缘的电介质38，或者可以完全地填充电介质。在二极管31和晶体管1之间的区域中，如 图8所示，栅电极15可以配置在沟道200中。 0066 为了例示目的，在图8中示意地示出了电压保护电路3的其他部件，即开关元件33 和整流器元件3。

45、2以及驱动电路2的输出电阻26。 0067 尽管本文中已经公开了本发明的各种示例性实施方式，但是对于本领域的技术人 员而言显而易见的是，在不偏离本发明的精神和范围的前提下能够做出各种变化和修改， 它们也能实现本发明的一些优点。对本领域技术人员显而易见的是，可以适当地代替执行 同样功能的其他部件。应当提及的是，即使在没有明显地提及的情况下，参考具体附图所说 明的特征可以与其他附图的特征相结合。而且，发明的方法可以使用适当的处理器指令以 所有软件实现方式来实施，或者以利用硬件逻辑和软件逻辑的结合来取得同样的成果的混 合实施方式来实施。这些发明构思的变形旨在被所附的权利要求所包含。 0068 空间关。

46、系术语（如“在下方”、“在下面”、“下方的”、“在上方”、“上方的”等），用于简 化一个元件相对于第二个元件的位置的描述。这些术语旨在包含除附图中所述那些之外的 元件的不同方向。而且，诸如“第一”、“第二”等术语也用于描述各种元件、区域、部分等，而 并不旨在进行限制。在整个说明书中，类似的术语表示表示类似元件。 0069 正如此处所使用的，“包括”、“含有”、“包含”等的术语是开放式术语，表明所述元 件或特征的存在，但是不排除加入其他元件或特征。如本文所使用的，冠词“一”、“一个”和 “该”旨在包括多个和单个，除非上下文清晰地指出了其他情况。 0070 应当理解，除非另外具体说明，否则在这里描。

47、述的各种实施方式的特征可以彼此 结合。 0071 虽然已经在本文中说明和描述了具体实施方式，但是本领域普通技术人员应当认 识到，在不脱离本发明范围的前提下，各种变形和/或等效实施方式可以替代所示出和描 述的具体实施方式。该申请旨在包含任何本文讨论的具体实施方式的改变或变形。因此， 本发明的范围只应通过所附权利要求及其同等物进行限定。 说 明 书CN 102832916 A 11 1/6页 12 图1 图2 图3 说 明 书 附 图CN 102832916 A 12 2/6页 13 图4 说 明 书 附 图CN 102832916 A 13 3/6页 14 图5 说 明 书 附 图CN 102832916 A 14 4/6页 15 图6 图7 说 明 书 附 图CN 102832916 A 15 5/6页 16 图8 说 明 书 附 图CN 102832916 A 16 6/6页 17 图9 说 明 书 附 图CN 102832916 A 17 。