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1、(10)申请公布号 CN 102832943 A (43)申请公布日 2012.12.19 C N 1 0 2 8 3 2 9 4 3 A *CN102832943A* (21)申请号 201210194490.4 (22)申请日 2012.06.13 61/497,429 2011.06.15 US 13/450,263 2012.04.18 US H03M 1/50(2006.01) (71)申请人联发科技（新加坡）私人有限公司 地址新加坡启汇城大道一号索拉斯大厦三 楼之一 (72)发明人曹长华 郭小川 陈彦宏 王才艺 (74)专利代理机构北京万慧达知识产权代理有 限公司 11111 代理。
2、人于淼 张一军 (54) 发明名称 时间数字转换器 (57) 摘要 本发明提供一种时间数字转换器，包括一耦 合振荡器以及一测量电路。该耦合振荡器包括一 第一延迟线和耦接到该第一延迟线的一第二延迟 线，从该第一和第二延迟线的一起始延迟级传送 一转换信号，其中该第一延迟线和第二延迟线每 个都包括同样数量互相串连耦接的延迟级，该第 一延迟线和第二延迟线内每个延迟级均耦接至该 另一延迟线内的一对应延迟级，并且用于产生一 延迟信号。该测量电路通过使用一测量信号取样 该延迟信号来判定该转换信号沿着该多个延迟级 传送所花费的时间，据此产生该时间的一数字表 示值。本发明可以使测量时间最小单元的值得到 降低，并。
3、且加强电路效能。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书7页 附图6页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 7 页 附图 6 页 1/2页 2 1.一种时间数字转换器，其特征在于，包括: 一耦合振荡器，包括一第一延迟线和耦接到该第一延迟线的一第二延迟线，该耦合振 荡器用以在该第一延迟线和第二延迟线内的一起始延迟级传送一转换信号，其中该第一延 迟线和第二延迟线包括同样数量互相串连耦接的多个延迟级，该第一延迟线或第二延迟线 内的每个延迟级均耦接至另一延迟线内的一对应延迟级，并且适用于产生一延迟信号；以 及 一测量电路，。
4、通过使用一测量信号取样该延迟信号来测量该转换信号沿着该多个延迟 级传送所花费的时间，以产生该时间的一数字表示值。 2.如权利要求1所述的时间数字转换器，其特征在于，还包括一延迟选择电路，从所有 的延迟级中选择上述起始延迟级。 3.如权利要求1所述的时间数字转换器，其特征在于，上述第二延迟线内的每个延迟 级均为一双路输入反相器，用以从上述第一延迟线内的一前一级延迟级接收一环状输入信 号并且从上述第二延迟线内的一相邻前一级延迟级接收一耦合输入信号，以产生该延迟信 号，其中该前一级延迟级和该相邻前一级延迟级对应至上述第一延迟线和第二延迟线的相 同列。 4.如权利要求1所述的时间数字转换器，其特征在于。
5、，上述第一延迟线内的每个延迟 级均为一双路输入反相器，用以从上述第一延迟线内的一前一级延迟级接收一环状输入信 号并且从上述第二延迟线内的一相邻前一级延迟级接收一耦合输入信号，以产生该延迟信 号，其中该前一级延迟级和该相邻前一级延迟级对应至上述第一延迟级和第二延迟线的不 同列，并且该不同列之间相差两个延迟级的整数倍个的延迟级。 5.如权利要求1所述的时间数字转换器，其特征在于，上述数字表示值的时间最小单 元的值小于上述延迟级的一传递延迟。 6.如权利要求1所述的时间数字转换器，其特征在于，上述数字表示值的时间最小单 元的值随着上述耦合振荡器内的延迟线的数目增加而减小。 7.如权利要求2所述的时间。
6、数字转换器，其特征在于，上述延迟选择电路荣国重置上 述起始延迟级而从所有的延迟级中选择上述起始延迟级。 8.如权利要求2所述的时间数字转换器，其特征在于，每个延迟级都有一延迟值变化 以用于产生上述延迟信号，并且上述延迟选择电路动态交换上述延迟级以降低上述延迟值 变化对上述时间的上述数字表示值的影响。 9.如权利要求2所述的时间数字转换器，其特征在于，上述延迟选择电路从所有延迟 级随机选择上述起始延迟级。 10.如权利要求2所述的时间数字转换器，其特征在于，上述延迟选择电路根据前一次 判定上述时间的数字表示值时的所用的一最后传送延迟级，而选择上述起始延迟级。 11.一时间数字转换器，其特征在于，。
7、包括: 一延迟级矩阵，包括多个延迟级组成的一矩阵，该矩阵由多个延迟级行和多个延迟级 列所形成，其中上述多个延迟级行的第一行中的每个延迟级接收来自两个不同延迟级列中 之两个延迟级的输入，上述两个不同延迟级列之间相差两个延迟级的整数倍个的延迟级， 上述多个延迟级行的第二行中的每个延迟级接收来自一相同延迟级列的两个延迟级的输 入，上述延迟级矩阵的每个延迟级均输出一延迟信号； 权 利 要 求 书CN 102832943 A 2/2页 3 一测量电路，通过使用一测量信号取样该延迟信号来测量一转换信号沿着上述多个延 迟级传送所花费的时间，以产生该时间的一数字表示值。 12.如权利要求11所述的时间数字转换。
8、器，其特征在于，上述转换信号从一起始延迟 级开始传递，并且上述时间数字转换器还包括一延迟选择电路，从所有的延迟级中选择上 述起始延迟级。 13.如权利要求11所述的时间数字转换器，其特征在于，上述延迟级为一双路输入反 相器。 14.如权利要求11所述的时间数字转换器，其特征在于，当上述多个延迟级行的数量 为双数时，上述延迟级矩阵输出一差动延迟信号，该差动延迟信号和上述输出的延迟信号 为相位反相的关系。 15.如权利要求11所述的时间数字转换器，其特征在于，上述数字表示值的时间最小 单元的值小于上述延迟级的传递延迟。 16.如权利要求11所述的时间数字转换器，其特征在于，上述数字表示值的时间最小。
9、 单元的值随着上述延迟级列的数目增加而减小。 17.如权利要求12所述的时间数字转换器，其特征在于，每个延迟级都有一延迟值变 化且用于产生上述延迟信号，并且上述延迟选择电路动态交换上述延迟级以减低上述延迟 值变化对上述时间的上述数字表示值的影响。 18.如权利要求12所述的时间数字转换器，其特征在于，上述延迟选择电路通过重置 上述起始延迟级而从所有的延迟级中选择上述起始延迟级。 19.如权利要求12所述的时间数字转换器，其特征在于，上述延迟选择电路从所有延 迟级随机选择上述起始延迟级。 20.如权利要求12所述的时间数字转换器，其特征在于，上述延迟选择电路根据前一 次判定上述时间的数字表示值时。
10、的所用的一最后传送延迟级，而选择上述起始延迟级。 权 利 要 求 书CN 102832943 A 1/7页 4 时间数字转换器 【 技术领域 】 0001 本发明有关于一种模拟/数字混频电路，且特别有关于一种由耦合环形振荡器实 现的时间数字转换器。 【 背景技术 】 0002 时间数字转换器（time-to-digital converter，TDC）对相对于一参考事件的一信 号事件的时间信息进行量化。时间数字转换器常用于数字锁相环（Phase Lock Loop，PLL）、 物理和激光测距仪（physics and laser range finder）中。时间数字转换器的效能由表 示时间信。
11、息的数字化最小单元（resolution）所表示。该最小单元的值越小，代表时间精确 度越高，亦即时间转换器的效能越好。时间数字转换器通常由包括多个延迟单元的延迟线 （delay line）所实现，上述多个延迟单元产生间隔相对相等的相位。每个延迟单元具有传 递延迟的特性，该传递延迟限制电路输出的数字化最小单元。因此时间数字转换器的效能 和每个延迟单元的传递延迟的精确度有关。实际上，由制程变异而产生的延迟单元的偏移 会导致时间数字转换器的效能的下降。 【 发明内容 】 0003 有鉴于此，本发明提供一种时间数字转换器，以解决前述问题。 0004 本发明实施例提供一种时间数字转换器，包括一耦合振荡器。
12、以及一测量电路。该 耦合振荡器包括一第一延迟线和耦接到该第一延迟线的一第二延迟线，用以在该第一延迟 线和第二延迟线内的一起始延迟级传送一转换信号，其中该第一延迟线和第二延迟线包括 同样数量互相串连耦接的多个延迟级，该第一延迟线或第二延迟线内的每个延迟级均耦接 至另一延迟线内的一对应延迟级，并且适用于产生一延迟信号。该测量电路通过使用一测 量信号取样该延迟信号来测量该转换信号沿着该多个延迟级传送所花费的时间，以产生该 时间的一数字表示值。 0005 本发明实施例提供一种时间数字转换器，包括一延迟级矩阵以及一测量电路。该 延迟级矩阵包括多个延迟级组成的一矩阵，该矩阵由多个延迟级列和多个延迟级行所形。
13、 成，其中上述多个延迟级列的第一列中的每个延迟级接收来自两个不同延迟级行中之两个 延迟级的输入，上述两个不同延迟级行之间相差两个延迟级的整数倍个的延迟级，上述多 个延迟级列的第二列中的每个延迟级接收来自一相同延迟级行的两个延迟级的输入，上述 延迟级矩阵的每个延迟级均输出一延迟信号。该测量电路通过使用一测量信号取样该延迟 信号来测量一转换信号沿着上述多个延迟级传送所花费的时间，以产生该时间的一数字表 示值。 0006 本发明的时间数字转换器可以使TDC测量时间最小单元的值得到降低，并且加强 电路效能。 0007 为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合所附 图，详细说。
14、明如下。 说 明 书CN 102832943 A 2/7页 5 【 附图说明 】 0008 图1A为依据本发明一实施例的时间数字转换器1的结构示意图； 0009 图1B为本发明一实施例时间数字转换器1的时序图； 0010 图2为本发明另一实施例的时间数字转换器2的结构示意图； 0011 图3为图2的时间数字转换器2的耦合振荡器20的结构示意图； 0012 图4为本发明一实施例的延迟级4的电路图； 0013 图5为本发明一实施例的测量电路22的结构示意图； 0014 图6为本发明再一实施例的时间数字转换器6的结构示意图； 0015 图7为本发明实施例的数据加权平均动态单元匹配方法的示意图。 【 。
15、具体实施方式 】 0016 在说明书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解， 硬件制造商可能会用不同的名词来称呼同一个元件。本说明书并不以名称的差异来作为区 分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书当中所提及 的包含为一开放式的用语，故应解释成包含但不限定于。此外，耦接一词在此包含 任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表 该第一装置可直接电气连接于该第二装置，或者透过其他装置或连接手段间接地电气连接 至该第二装置。 0017 图1A为依据本发明实施例的一种时间数字转换器1的结构示意图，包括一延迟链 （d。
16、elay chain）10和一测量电路12。延迟链10包括多个延迟级100a、100b、100n，每 个延迟级皆互相串连连接。每个延迟级大致相同，并且具有一平均内部延迟值td。实际应 用中，因为制程变异的关系，每个延迟级的内部延迟彼此都会有点不同。相对地，测量电路 12包括多个触发器（flip-flop）120a、120b、120n和一加法器122。为了容易解释起 见，图示中只显示三个延迟级和触发器，然而实际应用中，时间数字转换器1可以包括更多 的延迟级和触发器。时间数字转换器1计算一起始信号Sstart沿着延迟链10传送一直到 收到一终止信号Sstop之间的时间。 0018 时间数字转换器1。
17、的运作包括一传送级和一取样级。在传送级里，转换信号 （transition signal）Sstart沿着产生延迟信号的延迟链10连续传递。触发器120a、 120b、120n的输入端分别连接至延迟级100a、100b、100n的输出端，并且在终止信 号Sstop的上升沿（rising edge）取样延迟线的状态。加法器122连接至所有触发器的输 出，通过累积所有取样延迟信号的结果，以产生输出信号Sout，该输出信号Sout表示转换 信号Sstart经过延迟链10的传递时间。图1B为本发明实施例时间数字转换器1的时序 图。在本实施例中n为5，顶端5个信号代表所取样的延迟输出Q0到Qn。一旦TD。
18、C周期开 始，第一延迟级将转换信号Sstart沿着延迟链10一直传递到第三个延迟级。然后在时间 tstop时，时间数字转换器1收到了终止信号Sstop。为了响应终止信号Sstop，测量电路 12对该信号进行取样并且记录所取样的延迟输出Q0到Q5，其中取样输出Q0到Q3为1，取 样输出Q4和Q5为0。加法器122将所有取样输出相加，以产生输出信号Sout，该输出信号 Sout代表在延迟链电路10内的总传递时间。 说 明 书CN 102832943 A 3/7页 6 0019 输出信号Sout为一发生在转换信号Sstart上升沿（rising edge）的时间tstart 和发生在终止信号Ssto。
19、p上升沿的时间tstop之间的时间差测量结果，该时间差测量结果 对应转换信号Sstart通过的延迟级的数量。因此，总传递时间可以通过传递的延迟级的 数量与平均内部延迟td的乘积而得知。以延迟线为基础的时间数字转换器1的最小单元 （resolution）可以由延迟级的平均内部延迟td定义。延迟级100a、100b、100n可为反 相器或缓冲器。在一些实施例中，时间数字转换器由门控环状延迟线（未图示）所实现，称为 门控环形振荡器（Gated Ring Oscillator，以下称为GRO）时间数字转换器，GRO时间数字 转换器包括CMOS反相器环形振荡器。GRO时间数字转换器储存延迟取样级时所产生。
20、的延迟 级状态，并且从前个取样级结束之处继续进行下个传递。 0020 图2为本发明另一实施例的时间数字转换器2的结构示意图，使用耦合振荡器构 造产生延迟，该延迟的最小单元等于一延迟级的内部延迟的一部分。时间数字转换器2包 括一耦合振荡器20和一测量电路22。和时间数字转换器1一样，耦合振荡器20将接收 转换信号Sstart作为产生延迟信号的第一事件，该延迟信号的最小单元等于一延迟级的 级延迟时间除以环形振荡器的数量。耦合振荡器20包括两条或更多条延迟线（第一和第 二延迟线），该多条延迟线互相耦接在一起，用于从延迟线的起始延迟级开始传递转换信号 Sstart。每一条延迟线包括互相串连连接的相同数。
21、量的延迟级。一延迟线内的每个延迟级 都耦接至另一延迟线的一对应延迟级，并且产生一延迟信号。 0021 在一些实施例中，耦合振荡器20可包括互相相邻的第一和第二延迟线。在第二延 迟线中，每个延迟级都可以是一双路输入反相器（dual-input inverter），该双路输入反相 器从第一延迟线内的前一级延迟级接收一环状输入信号（ring input），以及从第二延迟线 内的相邻前一级延迟级接收一耦合输入信号（coupling input），以产生延迟信号。对第二 延迟线的每一延迟级来说，上述前一级延迟级和相邻前一级延迟级对应到第一延迟线和第 二延迟线的同一列。在第一延迟线内，每个延迟级可为双路输。
22、入反相器，该双路输入反相器 从第二延迟线内的前一级延迟级接收一环状输入信号，以及从第一延迟线内的相邻前一级 延迟级接收一耦合输入信号，藉以产生延迟信号。对第一延迟线的延迟级来说，上述前一级 延迟级和相邻前一级延迟级对应到第一和第二延迟线中的两个不同列。在一些实施例中， 列之间的差值可以为两个延迟级差的整数倍。 0022 测量电路22对所有的延迟信号O0到On进行取样，该延迟信号O0到On在作为第 二事件的终止信号Sstop（测量信号）的信号边缘（signal edge）发生时从耦合振荡器20 输出，以产生代表第一和第二事件间时间差的输出信号Sout。测量电路22用于通过使用测 量信号Sstop。
23、取样延迟信号而判断转换信号Sstart沿着延迟级传递所经过的时间，进而产 生和储存该时间的数字表示值Sout。 0023 图3为图2的时间数字转换器2的耦合振荡器20的结构示意图，包括一延迟级 的矩阵，通过将几个环形振荡器连接在一起以形成一单独单元（称为延迟级矩阵）而实现， 该延迟级矩阵包括以延迟级行（row）和延迟级列（column）形式排列的多个延迟级。第一 行Row0的每个延迟级接收来自两个不同的延迟级列的两个延迟级的输入，该两个不同的 延迟级列在矩阵中具有相离2的整数倍个延迟级的距离。例如，延迟级I00从延迟级I08 和I36分别接收两个输入D6和A8，而延迟级I08和I36在矩阵中具。
24、有相离两列的距离。第 二行Row1、Row2或Row3的每个延迟级接收相同延迟级列中的两个延迟级的输入信号。延 说 明 书CN 102832943 A 4/7页 7 迟级矩阵内的每个延迟级用于输出延迟信号。相邻对的环形振荡器经由一或多个耦合输入 端互相连接在一起。耦合输入端允许每个环形振荡器对其它环形振荡器产生影响，使得所 有的环形振荡器都会互相影响，从而导致相互之间的相位锁定关系。所有环形振荡器以相 同频率进行震荡，且该相同频率与输出之间具有一固定的相位关系。特别是，每组输出内 的各输出之间的相位偏移能够被设定为级延迟的一小部分，因此可大幅减低延迟最小单元 （resolution）的值，从而。
25、使得时间解析度的精确度得到提高。与在每个延迟级使用单一输 入的环形振荡器相比，耦合环形振荡器的每个反相器级都需要两组输入。 0024 延迟级可通过双路输入反相器级4与相邻对的环形振荡器耦接在一起而实现，图 4为本发明一实施例的延迟级4的电路图。延迟级4包括第一输入Sdly_in1和第二输入 Sdly_in2，其中一个输入端连接至同一环形振荡器的前端延迟级的输出，另一输入端连接 到另一个环形振荡器的前一延迟级的输出端。相应地，第一个输入端称作环状输入端，第二 个输入端称作耦合输入端。参照图4，双路输入延迟级4包括两组均只占一半大小的静态 （static）CMOS反相器共用一个输出端。环状输入转换。
26、信号和耦合输入转换信号之间的延 迟时间很小，并且两组输入信号Sdly_in1和Sdly_in2的转换边缘会重叠，两组输入信号都 会影响输出转换信号Sdly_out的时序特性。双路输入反相器级4包括两个重置晶体管Pr 和Nr，该两个重置晶体管Pr和Nr将输出信号Sdly_out重置到默认状态。在一些实施例 中，该默认状态可以是1。 0025 参考图3，通过应用双路输入反相器级，两个或更多环形振荡器能够相互连接以形 成二维延迟级矩阵，该二维延迟级矩阵经由环状输入端可以平行地得到扩展，而经由耦合 输入端可以垂直地得到扩展。顶端环形振荡器和底端的环形振荡器以一种独特方式相互 连接，从而提供一种封闭的（。
27、closed）构造。耦合环形振荡器使得两个或更多的环形振荡 器以具有相同相位偏移的相同的频率进行振荡，该相同的相位偏移为级延迟的精确的一部 分。通过每对相邻的环形振荡器之间的相等的耦合，每个输出对之间的相位差也可以维持 相等。沿着对应所有环形振荡器的垂直方向的双路输入反相器级组产生一组延迟的输出 (延迟信号)，其中该组输出的任意两个输出之间具有大致相同的相位差。例如，节点A0、 B0、C0、和D0形成一输出组，该输出组中相邻输出端之间具有大致相同的相位差间隔。所有 环形振荡器产生的延迟输出组的总相位偏移能够被限制在等于两组反相器延迟的整数倍 之内。在图3的实施例中，节点A0、B0、C0、D0和。
28、A2上的任意两个连续信号之间的相位偏 移大小（phase shift step）被迫在反相器延迟td的整数倍上进行平均分配，即每个相位 偏移大小为td/2。其中符号td为为反相器级延迟。 0026 由于顶端与底端环形振荡器间之间的封闭连接具有预定的延迟级偏移，而且耦合 振荡器20受限于边界约束，导致一固定的相位变化穿过所有环形振荡器以及环状输入端 和耦合输入端间具有一固定的相位差。当所有延迟级的环状输入端和耦合输入端间具有该 固定的相位差时，所有延迟级的传递延迟td会如同没有相位差存在一样，因为所有延迟级 均在环状输入端和耦合输入端之间具有相等的相位差。因为所有延迟级都具有相同的传递 延迟td。
29、，所以所有环形振荡器都维持大致相同的振荡频率。因此，所有延迟级的环状输入端 和耦合输入端间的相位差不会随着时间而改变，从而使耦合振荡器构造处于一稳定状态。 使用非零（non-zero）延迟级偏移的封闭构造的耦合振荡器电路20使得延迟线顶端节点和 底端节点间产生一相位差，因此使得该非零的延迟级偏移在电路20内所有的环形振荡器 说 明 书CN 102832943 A 5/7页 8 间被平均分配。非零的延迟级偏移的大小可由两个级延迟td的整数倍来决定，当选择倍数 为1时，时间数字转换器2具有最小的时间单元。 0027 当顶端和底端环形振荡器藉由两个延迟级偏移连接时，每个顶端延迟级的输出相 位超前相对。
30、应的底端延迟级的输出相位。相位差平均分配于所有对应的环形振荡器节点， 该相位差的值可通过将总延迟级差2td除以环形振荡器的总数量M而算出。延迟输出组的 平均分配的相位变化导致时间最小单元的值的减小，且减小至小于延迟级的传递延迟td。 当耦合环形振荡器的数量M增加时，延迟输出的时间最小单元的值也随之减小，从而延迟 输出的时间精确度得到提高。任意相邻对环形振荡器的延迟输出之间的相位偏移大小与延 迟级td的2k倍成正比，以及与环形振荡器的数量M成反比。换句话说，相位偏移大小可以 由（2*k*td/M）表示，本实施例中，k为1并且M为4，使得相邻行的延迟级的延迟输出之间 的相位差为td/2。通过耦合的。
31、电路构造可维持上述相位关系而无需一校正程序，即延迟的 输出组的相位变化关系与耦合的阵列构造有关，而和制程、温度、或电压变化无关。 0028 图3为二维延迟级矩阵的实施例示意图，包括以4行延迟级行以及9列延迟级列 排列的多个延迟级。每个延迟级行表示一环形振荡器。每个延迟级列包括共用交互耦合输 入信号的延迟级组。每个延迟级的环状输入端从位于相同环形振荡器（行）之前一级延迟级 接收信号，其耦合输入端从位于另一环形振荡器（行）的相邻延迟级接收信号。第一行Row0 内的每个延迟级接收位于两个不同延迟级列的前一级延迟级和相邻前一级延迟级（两个延 迟级）的输出，其中该前一级延迟级和相邻前一级延迟级相隔2的整。
32、数倍的延迟级，而其它 行Row1、Row2、和Row3内的每个延迟级接收位于相同延迟级列的前一级延迟级和相邻前一 级延迟级的输出。以图3为例，第一（顶端）行Row0的延迟级从第四（底端）行转移两个延迟 级的Row3接收耦合输入信号。例如，第一延迟级I00不从延迟级I38接收耦合输入信号， 而由延迟级I36的D6接收耦合输入信号，该延迟级I36由延迟级I38转移二个延迟级而得 到，第一行Row0的其余延迟级也依照相同的连接顺序连接。实施例使用4个环形振荡器，相 位差被平均分配于该4个环形振荡器，使得任意相邻行的延迟级对之间的相位偏移为半个 级延迟td。例如，延迟级I00和延迟级I10的延迟输出之。
33、间具有td/2的相位差，延迟的输 出延迟级I10和延迟级I20的延迟输出之间也具有td/2的相位差。由于相邻列延迟级的 延迟输出间的相位差已经降低至td/2，延迟输出的时间最小单元的值也随之减小。相位差 随着顶端行和底端行之间的延迟级偏移的数量增加而增加，随着耦合振荡器的数量减低而 减低。因为耦合振荡器的设置提供更多的相位转移输出，从这些更多的相位转移输出中可 以得到一对差动输出。当延迟级行的数量是双数时，耦合振荡器电路20(延迟级矩阵)能 够输出一差动延迟信号，该差动延迟信号和该输出延迟信号为反相关系。例如，实施例中延 迟级行行的数量是4（双数），I20的延迟输出C0具有1td的延迟，并且和。
34、延迟级I00的延 迟输出A0是同相（in-phase）关系，I01的延迟输出也具有1td的延迟，并且和延迟级I00 的延迟输出A0是反相关系，所以延迟级I01和I20的延迟输出间具有反相关系并且都比延 迟输出A0晚1td的时间。因此，延迟输出I01和I20具有180反相关系并且互为差动信 号。 0029 虽然耦合振荡器20的实施例显示的是单端（single-end）信号电路，本领域技术 人员可使用差动电路代替上述单端信号电路，通过使用合适的电路以本发明的精神实现本 发明。同时，虽然耦合振荡器20在延迟链里使用环形振荡器构造（封闭回圈），延迟链也可 说 明 书CN 102832943 A 6/7。
35、页 9 以不返回最后的延迟信号至第一延迟级而使用开放回圈电路或延迟链电路设定实现耦合 振荡器20，需要一种合适的电路，提供每个延迟链的第一延迟级的环状输入端合适的信号。 0030 以耦合振荡器为基础的时间数字转换器2通过增加耦合环形振荡器的数目可以 使TDC测量时间最小单元的值得到降低，并且加强电路效能。 0031 图5为本发明一实施例的测量电路22的结构示意图，包括与上述延迟级矩阵对应 的寄存器（register）矩阵。寄存器矩阵包括触发器F00到F08、F10到F18、F20到F28、以 及F30到F38，在终止信号Sstop的上升沿或下降沿纪录对应的延迟级的时间。参考图3的 耦合振荡器，。
36、触发器F00到F08对应反相器I00到I08，并且分别接收输出信号A0到A8。同 样地，触发器F10到F18对应反相器I10到I18，触发器F20到F28对应反相器I20到I28， 以及触发器F30到F38对应反相器I30到I38。一旦收到终止信号Sstop，触发器矩阵取样 并且储存对应反相器级的输出值。将取样的输出值送至一相加或结合电路（未图示），以产 生输出信号Sout（未图示）作为时间测量的数字表示值。 0032 图6为本发明再一实施例的时间数字转换器6的结构示意图，包括一耦合振荡器 60、一测量电路62、以及一延迟选择电路64。延迟选择电路64耦接耦合振荡器60，接着耦 接测量电路62。
37、。耦合振荡器60以及测量电路62的设定和操作和图2的耦合振荡器20以 及测量电路22完全相同。耦合振荡器20和测量电路22的相关解释可在前述段落找到，在 此不再重复。 0033 因为耦合振荡器60使用许多延迟级单元，耦合振荡器60的装置失配 （devicemismatch）会使得其级延迟产生变化，导致不想要的TDC非线性（nonlinearity）效 应，TDC非线性效应包括差动非线性（Differential NonLinearity，DNL）以及整合非线性 （Integrated NonLinearity，INL）。TDC非线性效应在分数锁相环（Phase Locked Loop， PLL。
38、）应用中产生分数突波（fractional spur）并且注入带外（out-of-band）的相位噪声到 低频信号内，该相位噪声会转换至带内（in-band）相位噪声。延迟选择电路64使用动态单 元匹配（Dynamic Element Matching，以下称为DEM）技术来减低或移除装置失配产生的非 线性效应。动态单元匹配技术即电路内的动态交换失配单元，该动态单元匹配技术获取输 出的平均值，并据此平均装置失配值及消除分数突波。 0034 延迟选择电路64可使用各种DEM演算法，例如随机DEM、数据加权平均（Data Weighted Averaging，DWA）DEM、其他DEM演算法，或上。
39、述的任意组合，利用DEM演算法主动 从耦合振荡器60内的所有延迟级中决定和选择起始延迟级。一旦决定了起始延迟级，延迟 选择电路64控制转换信号Sstart从选出的起始级开始传递。在一些实施例中，延迟选择 电路64通过重置该起始延迟级来控制转换信号的起始点。在实现图3的双路输入延迟级3 时，延迟选择电路64通过在一预定的重置期间将重置信号rstb送入到晶体管Pr和Nr来 重置起始级。因此，通过重置信号rstb的起始延迟级重置将输出重置到默认状态，并且重 置值沿着交互耦合振荡器链传递。在预定的重置期间内耦合振荡器60中的所有延迟级都 能够被重置。最终整个耦合振荡器都会在预定的重置期间完成重置。一旦。
40、延迟选择电路64 在起始延迟级释放该起始级重置信号rstb，转换信号Sstart就会再次从起始级开始传递， 据此导致从选出的起始延迟级开始的新一轮的时间数字测量的开始。重置运作会发生在延 迟输出的取样和储存期间，即发生在当耦合振荡器电路60停止信号传递并且测量电路信 号执行取样和储存时。 说 明 书CN 102832943 A 7/7页 10 0035 在一些实施例中，延迟选择电路64根据随机DEM演算法来选择起始延迟级。延迟 选择电路64根据储存于存储器（未图示）内的伪随机（pseudo-random）码从耦合振荡器60 内所有的延迟级中随机择一作为起始延迟级。 0036 在其他实施例中，延。
41、迟选择电路64根据数据加权平均DEM演算法来选择起始延迟 级，该数据加权平均DEM演算法从前一TDC周期完成之处选择一起始延迟级作为下个延迟 级。图7为本发明实施例的数据加权平均动态单元匹配方法的示意图。图7的时间数字转 换方法使用10个延迟级进行时间测量。在第一个TDC周期中，使用了前面4延迟级，因此延 迟选择电路64决定将第五个延迟级作为下个起始延迟级。在第二个TDC周期中，信号从第 五个延迟级开始传递，经过3个延迟级，到第七个延迟级。因此延迟选择电路64接着决定 将第8个延迟级作为下个起始级。在第三个TDC周期中，转换信号从第8个延迟级开始传 递，到达尾端并且重回到延迟链的起始端一直传递。
42、到第二个延迟级，然后才取得测量时间。 相应地，延迟选择电路64决定将第三个延迟作为第四个TDC周期的起始延迟级，然后继续 依照数据加权平均DEM演算法进行传递。 0037 通过使用任何一种DEM演算法，TDC 6会平均使用到耦合振荡器60内所有的延迟 级，因此降低延迟级的装置失配的效果，降低频内相位噪声，并且增加TDC线性度。 0038 本发明描述的各种模块、模组、以及电路可以使用通用处理器、数字信号处理器 （DSP）、特定用途集成电路（ASIC）、现场可编程门阵列（FPGA）或其他可编程逻辑设备、离散 式逻辑晶体管或逻辑门阵列、离散式硬件元件、或用于执行本发明所描述的功能的任意其 他组合。通。
43、用处理器可以为微处理器，或者，该处理器可以为任意商用处理器、控制器、微处 理器、或状态机。 0039 本发明描述的各种逻辑模块、模组、以及电路的操作以及功能可以利用电路已经 见或嵌入式软件代码加以实现，该嵌入式软件代码可以由一处理器存取以及执行。 0040 虽然本发明已以具体实施例揭露如上，然其仅为了易于说明本发明的技术内容， 而并非将本发明狭义地限定于该实施例，任何本领域技术人员，在不脱离本发明的精神和 范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求所界定 者为准。 说 明 书CN 102832943 A 10 1/6页 11 图1A 说 明 书 附 图CN 102832943 A 11 2/6页 12 图1B 图2 说 明 书 附 图CN 102832943 A 12 3/6页 13 图3 说 明 书 附 图CN 102832943 A 13 4/6页 14 图4 说 明 书 附 图CN 102832943 A 14 5/6页 15 图5 说 明 书 附 图CN 102832943 A 15 6/6页 16 图6 图7 说 明 书 附 图CN 102832943 A 16 。