具有双交叉点阵列的三维半导体存储器器件及其制造方法技术领域
本发明概念的实施例总体上涉及半导体器件。更具体地，本发
明概念的实施例涉及具有双交叉点阵列的三维半导体存储器器件及
其制造方法。
背景技术
为了满足大容量和高密度半导体存储器器件的需求，已经提出
具有三维交叉点阵列结构的存储器器件，如Johnson等人的美国专利
No.6,185,122中所描述的那样。Johnson提出的存储器器件包括交
叉点阵列的两个或更多个存储器层（memory layer），但是位于不同
层面（level）的存储器层被构造为共享它们之间的位线。此外，需
要三条导线来形成位于不同层面的两个存储器层，但是这三条导线中
的至少两条应当形成为彼此正交。根据此结构，应当为每个存储器层
重复进行制造存储器单元或选择器件的处理。此外，在三个或更多存
储器层垂直叠置的情况下，存储器器件可能会遇到存储器层之间的干
扰增加以及操作余量（operation margin）减少的问题。
发明内容
本发明概念的实施例提供了一种以简化方式制造半导体存储器
器件的方法以及由此制造的半导体存储器器件。
本发明概念的其它实施例提供集成密度增加的半导体存储器器
件及其制造方法。
本发明概念的另一些实施例提供电性能改善的半导体存储器器
件及其制造方法。
本发明总体概念的另外特征和效用将在随后的说明中部分地阐
述，并且将从该说明中部分地显而易见，或者可以通过实践总体发明
概念而获知。
根据本发明概念的示例性实施例，使用基本相同的工艺制造位
于不同层面的两个存储器层。这使得能够将存储器器件的制造工艺简
化并且增加存储器器件的集成密度。在一些实施例中，两条平行的导
线设置在不同的层面以与一个导线交叉，由此限定两个交叉点，在这
两个交叉点处布置两个存储器单元。根据本发明概念的一些方面，有
可能实现存储器单元密度加倍。
总体发明概念的示例性实施例提供了一种半导体存储器器件，
其包括：第一导线，沿第一方向延伸；第二导线，平行于所述第一导
线沿着所述第一方向延伸并且布置成在垂直方向上比所述第一导线
高；第三导线，沿着第二方向延伸以与所述第一和第二导线交叉从而
与所述第一和第二导线形成交叉点，并且布置成在垂直方向上比所述
第二导线高；以及第一存储器单元和第二存储器单元，分别设置在所
述第一导线与所述第三导线的交叉点处以及所述第二导线与所述第
三导线的交叉点处。
总体发明概念的示例性实施例还提供了一种半导体存储器单元
阵列，包括：多条第一导线，在半导体衬底上以第一方向延伸；多条
第二导线，布置在所述第一导线的垂直上方并且在所述第一方向上延
伸；多条第三导线，布置在所述第二导线的垂直上方并且分别与所述
第一和第二导线交叉形成多个第一交叉点和多个第二交叉点；以及多
个存储器单元，布置在所述多个第一和第二交叉点处。
总体发明概念的示例性实施例还提供了一种制造半导体存储器
器件的方法，该方法包括步骤：在第一垂直层面的衬底上形成多条第
一导线，所述多条第一导线在第一方向上延伸并且在垂直于所述第一
方向的第二方向上间隔开；在第二垂直层面的衬底上形成多条第二导
线，所述多条第二导线在所述第一方向上延伸并且在所述第二方向上
间隔开，使得所述多条第一导线和所述多条第二导线中的各条第一导
线和第二导线以在所述第二方向上彼此交替的方式设置；形成分别沿
着所述第一导线和第二导线延伸的多个第一下电极和多个第二下电
极；形成沿着所述第二方向延伸的数据存储层和上电极以与所述第一
和第二下电极形成交叉点；以及，在高于所述第二垂直层面的第三垂
直层面上形成在所述第二方向上延伸的多条第三导线，以与所述第一
和第二导线交叉，从而在它们的交叉点形成存储器单元。
总体发明概念的示例性实施例还提供了一种半导体存储器器
件，包括：沿第一方向延伸的第一导线；沿第二方向延伸以与所述第
一导线交叉的第二导线，所述第二导线布置成在垂直方向上高于所述
第一导线；下电极，面对所述第二导线沿着所述第一导线布置；上电
极，面对所述第一导线沿着所述第二导线布置；以及数据存储层，在
交叉点处布置在所述上电极和下电极之间以便形成存储器单元。
总体发明概念的示例性实施例还提供了一种制造半导体存储器
器件的方法，该方法包括步骤：在衬底上形成间隔预定距离的多条第
一导线；在所述第一导线上形成第一层间电介质层；在所述第一层间
电介质层上形成在垂直方向上与所述第一导线偏移的多条第二导线；
形成侧壁隔离物以覆盖所述第二导线的侧壁；在所述第二导线和隔离
物上形成第二层间电介质层；形成沟槽以暴露彼此相邻的所述第一和
第二导线的部分；在所述第二层间电介质上以及在所述沟槽中沉积导
电层；蚀刻所述导电层以形成分别沿着所述第一导线和第二导线的上
部延伸的第一下电极和第二下电极；在所述沟槽内形成与所述第二层
间电介质层具有相同高度的绝缘层；在所述绝缘层和所述第二层间电
介质层上顺序形成数据存储层、上电极层和第三导电层；以及，对所
述第三导电层进行图案化以形成与所述第一和第二导线交叉的多条
第三导线。
总体发明概念的示例性实施例还提供了一种半导体存储器器
件，包括：第一导线，在第一方向上延伸；第二导线，在所述第一方
向上延伸并且在垂直方向上与所述第一导线偏移以与所述第一导线
的一部分交叠；第一下电极，沿着所述第一导线的中心延伸；第二下
电极，沿着所述第二导线的中心延伸，使得所述第一下电极和所述第
二下电极之间的距离实质上等于所述第一和第二导线的宽度；第三导
线，在第二方向上延伸以与所述第一和第二下电极交叉；以及,第一
存储器单元和第二存储器单元，分别布置在所述第三导线和所述第一
下电极之间以及布置在所述第三导线和所述第二下电极之间。
根据本发明概念的示例性实施例，可以通过使用两个金属层形
成工艺和一个接触栓形成工艺在不同层面形成两个存储器单元，这使
得能够减少制造工艺的数目。此外，由于在垂直截面图中交替形成两
个金属层，有可能实现单元节距加倍效应（即，把金属层的节距减少
一半）而设计规则没有任何变化。因此，在不需要诸如EUV的高成本
制造技术的情况下，可以廉价地实现不同层面的存储器单元。这使得
能够增加存储器器件的容量，使得该存储器器件与常规存储器器件相
比具有成本竞争力。此外，由于每个层面的存储器单元具有统一的存
储器属性，可以实现具有高度稳定性和改进的电学特性的存储器器
件。
附图说明
图1A是根据总体发明概念的示例性实施例的存储器单元结构的
透视图；
图1B和图1C是根据参考图1A描述的示例性实施例的变形实施
例的存储器单元结构的透视图；
图2A是根据本发明概念的示例性实施例的半导体存储器器件的
透视图；
图2B是图2A的俯视图；
图2C是图2A的等效电路图；
图2D是根据参考图2A描述的示例性实施例的变形示例性实施
例的半导体存储器器件的透视图；
图3A是根据本发明概念的其它示例性实施例的半导体存储器器
件的透视图；
图3B是图3A的俯视图；
图3C是图3A的等效电路图；
图3D是根据参考图3A描述的示例性实施例的变形示例性实施
例的半导体存储器器件的透视图；
图4A是根据本发明概念的另一些其它示例性实施例半导体存储
器器件的透视图；
图4B是图4A的俯视图；
图4C是根据参考图4A描述的示例性实施例的变形示例性实施
例的半导体存储器器件的透视图；
图5A是根据本发明概念的又一些其它示例性实施例半导体存储
器器件的透视图；
图5B是图5A的俯视图；
图5C是根据参考图5A描述的示例性实施例的变形示例性实施
例的半导体存储器器件的透视图；
图6A是根据本发明的再一些示例性实施例的半导体存储器器件
的透视图；
图6B和图6C是根据参考图6A描述的示例性实施例的变形实施
例的半导体存储器器件的透视图；
图7A是根据本发明的还有一些示例性实施例的半导体存储器器
件的透视图；
图7B和图7C是根据参考图7A描述的示例性实施例的变形实施
例的半导体存储器器件的透视图；
图8A至图8E是示出了根据本发明概念的示例性实施例的制造
半导体存储器器件的方法的截面图；
图9A至图9C是示出了根据本发明概念的其它示例性实施例的
制造半导体存储器器件的方法的截面图；
图10A至图10D是示出了根据本发明概念的示例性实施例的形
成选择器件的方法的截面图；
图11A至图11C是示出了根据本发明概念的变形实施例的形成
选择器件的方法的截面图；
图12A至图12D是示出了根据本发明概念的另一些其它示例性
实施例的制造半导体存储器器件的方法的截面图；
图13A至图13C是示出了根据本发明概念的又一些其它示例性
实施例的制造半导体存储器器件的方法的截面图；
图14A至图14C是示出了根据本发明概念的还有一些其它示例
性实施例的制造半导体存储器器件的方法的截面图；
图15A至图15C是示出了根据本发明概念的另外的示例性实施
例的制造半导体存储器器件的方法的截面图；
图16A是示出了包括根据本发明概念的示例性实施例的半导体
存储器器件的存储器卡的框图；以及
图16B是示出了包括根据本发明概念的示例性实施例的半导体
存储器器件的信息处理系统的框图。
具体实施方式
现在将参照示出了示例性实施例的附图更充分地描述本发明概
念的各个示例性实施例。
然而，本发明概念的示例性实施例也可以按照多种不同的形式
具体实现，并且不应当理解为限于在此阐述的实施例；相反，提供这
些实施例使得本公开是彻底和完整的，并且将向本领域的普通技术人
员完整地传达示例性实施例的概念。在图中，为了清楚起见，层和区
域的厚度被夸大。图中相似的附图标记表示相似的元件，因此将省略
对相似元件的描述。
[三维双交叉点阵列的示例性实施例1]
图1A是根据本发明概念的示例性实施例的存储器单元结构的透
视图。
参考图1A，存储器单元结构1可以是具有三条导线100、200
和500以及两个存储器单元1a和1b的三维（3D）双交叉点阵列结构。
第一存储器单元1a可以提供在第一导线100和第三导线500的
交叉点处。第一存储器单元1a可以包括彼此串联连接的第一下电极
151、数据存储层300和上电极400。在一些实施例中，第一存储器
单元1a还可以包括夹置在第一下电极151和第一数据存储层300之
间的第一选择器件161。第一导线100、第三导线500和第一存储器
单元1a可以构成三维结构。
第一下电极151可以构造成向数据存储层300施加特定电压或
电流。数据存储层300的电阻可以根据施加于数据存储层300的电压
或电流而变化，因此，可以用作非易失性信息。例如，数据存储层
300可以根据施加其上的电压或电流而具有更高或更低的电阻，两个
电阻水平可以构成存储在第一存储器单元1a中的一位数据。在一些
实施例中，数据存储层300可以具有三个或更多稳定的电阻水平，这
可以允许在第一存储器单元1a中存储多位数据。
数据存储层300和上电极400可以形成为在它们之间的界面处
呈现欧姆接触属性。第一下电极151和数据存储层300可以形成为呈
现非线性结电阻属性。流过第一存储器单元1a的电流可以随着施加
于第一存储器单元1a的电压减小或增加而增加或减小。例如，将如
下面所描述的，数据存储层300可以包括具有半导体特性的过渡金属
氧化物层或钙钛矿氧化物层。在这种情况下，第一下电极151和数据
存储层300可以形成金属半导体结，例如，具有整流属性的肖特基接
触。第一下电极151和数据存储层300可以垂直叠置。因此，电流可
以在第一存储器单元1a处垂直地流动。主要电流可以向上（从第一
导线100到第三导线500）或向下（从第三导线500到第一导线100），
这取决于第一下电极151和数据存储层300形成的结的特性。
第一选择器件161可以构造为呈现非对称I-V或整流特性。由
于存在第一选择器件161，流过第一存储器单元1a的电流可以被控
制成具有单向属性。即使在第一下电极151和数据存储层300可能不
具有整流属性的情况下，第一选择器件161也可以用于实现流过第一
存储器单元1a的电流的方向不对称。
在其它实施例中，第一选择器件161可以包括非线性电阻器，
该非线性电阻器呈现出根据所施加电压而变化的电阻特性。例如，在
该电阻器的电阻与所施加电压成反比的情况下，处于高电压差下的单
元（例如，被选单元）可处于允许电流流过被选单元的低电阻状态，
而处于低电压差下的其它单元（例如，未选单元）可以处于防止电流
流过未选单元的高电阻状态。
第二导线200可以垂直地布置在第一导线100上，而在俯视图
中，第一和第二导线100和200可以在X方向上彼此偏移并且彼此不
完全重叠。第二存储器单元1b可以提供在第二导线200和第三导线
500的交叉点处。第二存储器单元1b可以包括依次串联连接的第二
下电极152、数据存储层300和上电极400。第二存储器单元1b可以
包括提供在第二下电极152和数据存储层300之间的第二选择器件
162。第二导线200、第三导线500和第二存储器单元1b可以布置成
形成三维结构。
第二存储器单元1b可以构造成具有与第一存储器单元1a相同
或相似的特征。例如，取决于第二下电极152和数据存储层300之间
的结特性和/或第二选择器件162的整流或电阻属性，流过第二存储
器单元1b的电流可以是单向的或者主要在一个方向上。
第一和第二导线100和200中的每一个都可以用作输入线或字
线，第三导线500可以用作输出线或位线。在其他实施例中，第一和
第二导线100和200中的每一个都可以用作输出线或位线，第三导线
500可以用作输入线或字线。在第一存储器单元1a中，第一下电极
151、第一选择器件161、数据存储层300和上电极400可以按相继
的顺序或按相反的顺序垂直叠置。在第二存储器单元1b中，第二下
电极152、第二选择器件162、数据存储层300和上电极400可以按
相继的顺序或按相反的顺序垂直叠置。
第一和第二存储器单元1a和1b可以连接到驱动电路（图2B中
的101和201）。驱动电路101和201可以构造成独立地分别向第一
和第二存储器单元1a和1b施加特定电压或电流。这使得能够独立地
存取第一和第二存储器单元1a和1b中的一个以执行读或写操作，而
不管另一个的状态如何。
第一导线100可以包括沿着例如Y方向的一个方向伸长的线形
导电元件。第二导线200可以包括平行于第一导线100伸长的线形导
电元件。第三导线500可以包括沿着与第一导线100相交的方向（例
如，X方向）伸长的线形导电元件。在一些实施例中，第一和第二导
线100和200可以彼此平行，第三导线500可以与第一和第二导线
100和200垂直交叉。因此，第一和第二导线100和200以及第三导
线500可以限定两个交叉点，这两个交叉点在X方向上彼此间隔开并
且设有第一和第二存储器单元1a和1b。
第一、第二和第三导线100、200和500可以布置在不同垂直层
面上（即，沿Z方向）。在一些实施例中，第二导线200可以布置在
比第一导线100更高的垂直层面上，第三导线500可以布置在比第二
导线200更高的层面上。第一导线100可以形成为具有基本等于最小
特征尺寸（下文中称为“F”）的宽度W1a，第二和第三导线200和
500也可以形成为分别具有宽度W2a和W3a，它们可以与最小特征尺
寸F基本相同。“最小特征尺寸”（F）是指可以使用光刻工艺形成
的独立单位特征尺度的最小尺寸。
在一些实施例中，从俯视图看，第一导线100和第二导线200
可能在X方向上没有彼此间隔开。例如，第一和第二导线100和200
可以以这样的方式布置，即，从俯视图看，在X方向上第一和第二导
线100和200之间没有水平空间，而他们可以彼此垂直地间隔开。这
使得能够最大地减小第一和第二导线100和200之间的水平空间，并
且至少在水平的X方向上增加半导体器件的集成密度。然而，本发明
概念的示例性实施例不限于此；例如，第一导线100和第二导线200
可以在X方向上彼此间隔开。
第一下电极151可以是布置在第一导线100的顶面上的导电元
件。从俯视图看，第一下电极151的形状可以像沿着第一导线100
的行进方向伸长的线，或者像限制在第一和第三导线100和500的交
叉点内的岛。类似地，第二下电极152可以是布置在第二导线200
的顶面上的导电元件。从俯视图看，第二下电极152的形状可以像沿
着第二导线200的行进方向伸长的线，或者像限制在第二和第三导线
200和500的交叉点内的岛。第一和第二下电极151和152中的每一
个都可以具有小于最小特征尺寸F的宽度。第二下电极152的垂直长
度可以小于第一下电极151的垂直长度。第一下电极151和第二下电
极152之间的节距La可以基本上等于最小特征尺寸F，节距La可以
定义为第一下电极151（或第二下电极152）的水平厚度与第一和第
二下电极151和152之间的距离的和。但是本发明概念的示例性实施
例不限于此。例如，在其它实施例中，节距La可以小于或大于最小
特征尺寸F。
第一选择器件161可以布置在第一导线100上并且形状像限制
在第一和第三导线100和500之间的交叉点内的岛。第一选择器件
161可以包括表现出整流属性的二极管。在一些实施例中，第一选择
器件161的二极管可以由硅或氧化物形成。例如，第一选择器件161
可以包括硅二极管，通过结合彼此接触的p型和n型硅图案来形成该
硅二极管，或者第一选择器件161可以包括氧化物二极管，通过结合
p-NiOx和n-TiOx图案或者通过结合p-CuOx和TiOx图案来形成该氧
化物二极管。在其它实施例中，第一选择器件161可以包括例如ZnOx、
MgOx和AlOx的氧化物材料中的至少一种，所述氧化物材料可以具有
足以在特定电压或更低的电压下防止电流流过它的高电阻并且在特
定电压或更高的电压下允许电流流过的低电阻。
第二选择器件162可以布置在第二导线200上并且形状像限制
在第二和第三导线200和500之间的交叉点内的岛。在一些实施例中，
第二选择器件162可以包括与第一选择器件161相同的材料。第一和
第二选择器件161和162可以具有小于最小特征尺寸F的宽度。第二
选择器件162的垂直长度可以等于或类似于第一选择器件161的垂直
长度。第一选择器件161和第二选择器件162之间的节距Sa可以基
本等于或小于或大于最小特征尺寸F。此处，节距Sa可以定义为第
一选择器件161（或第二选择器件162）的水平厚度与第一和第二选
择器件161和162之间的距离之和，就像节距La一样。
数据存储层300形状可以像沿着第三导线500的行进方向或X
方向伸长的线，并且形成为宽度等于或类似于最小特征尺寸F。数据
存储层300可以共同连接到第一和第二下电极151和152二者，或者
连接到第一和第二选择器件161和162二者。数据存储层300可以包
括具有至少两个稳定电阻状态的材料，所述电阻状态可以根据向该材
料施加的电压或电流可逆地变化并且可以保持所处的状态直到向该
材料施加外部信号。
例如，数据存储层300可以包括这样的材料，可以通过向该材
料施加高电压而在该材料中产生电流路径。在数据存储层300中产生
的电流路径可以导致数据存储层300的电阻减小。在一些实施例中，
数据存储层300可以包括例如下列材料中的至少一种：金属氧化物
（例如，TiOx、HfOx、TaOx、NiOx、ZrOx和WOx）、金属氮化物（例
如，BNx和AlNx）、具有钙钛矿结构的氧化物（例如，PrCaMnO和掺
杂SrTiO）以及包含高扩散率的金属离子（例如，Cu和Ag）的固体
电解质（例如，GeTe和GeS）。下文中，这种类型的存储器单元将描
述为电阻随机存取存储器（RRAM）单元。数据存储层300可以与由金
属材料形成的第一和第二下电极151和152接触。在这种情况下，数
据存储层300可以呈现整流性能。如果将设置电压（set voltage）
施加到处于高电阻状态或关断状态的数据存储层300，则数据存储层
300可以切换到低电阻状态或切换到导通状态。这称为设置操作。如
果将复位电压施加到处于低电阻状态或处于导通状态的数据存储层
300，则数据存储层300可以切换到高电阻状态或切换到关断状态，
而处于导通状态的数据存储层300可以具有低电阻直到向其施加了
复位电压。这称为复位操作。可以通过向数据存储层300施加小于复
位电压或设置电压的读取电压来读出存储在数据存储层300中的数
据。
在其它实施例中，数据存储层300可以包含相变材料，它可以
根据温度和加热时间从高电阻（非晶）状态转变为低电阻（结晶）状
态并且复原。可以通过调整流过数据存储层300的电流来控制数据存
储层300的温度和加热时间。下文中，这种类型的存储器单元将描述
为相变随机存取存储器（PRAM）单元。相变材料可以包括至少一种硫
族化物化合物，使用焦耳热效应，其晶体学结构可以在高电阻的非晶
态和低电阻的结晶态之间可逆地切换。例如，如果数据存储层300
被复位电流在短时间内加热到高于其熔点的温度并且迅速淬火，则数
据存储层300可以变成具有高电阻的非晶或复位状态。同样，如果处
于高电阻状态的数据存储层300被设置电流加热到其结晶温度和熔
点之间的温度并且缓慢冷却，则数据存储层300可变成具有低电阻的
晶体或设置状态。检测流过数据存储层300的电流可以使得能够读出
存储在第一存储器单元1a和/或第二存储器单元1b中的信息。
在另一些实施例中，数据存储层300可以包括至少两个铁磁层。
在这种情况下，数据存储层300的电阻可以根据铁磁层的磁化是平行
的还是反平行的来确定。例如，对于平行磁化构造，数据存储层300
可以呈现低电阻，并且对于反平行磁化构造，数据存储层300可以呈
现高电阻。数据存储层300可以构造成GMR结构的形式，其中非磁性
导电层夹置在铁磁层之间，或者可以构造成MTJ结构的形式，其中非
磁性绝缘层夹置在铁磁层之间。在一些实施例中，在数据存储层300
中，铁磁层可以包括CoFe、NiFe、NiFeCo和CoFeB中的至少一种，
非磁性导电层可以包括Cr或Cu中的至少一种，非磁性绝缘层可以包
括MgOx和AlOx中的至少一种。当第一或第二存储器单元1a或1b
构造成具有这种数据存储层300时，它可以称为“MRAM单元”。
上电极400的形状可以像沿着第三导线500的行进方向或X方
向伸长的线，并且可以形成为具有与最小特征尺寸F相同的宽度。上
电极400可以包括不与数据存储层300反应的金属层。上电极400
可以包括贵金属（例如Pt、RU和Ir）、TiN、TaN、WN、W和Al中的
至少一种。
图1B是根据参考图1A描述的示例性实施例的变形实施例的存
储器单元结构的透视图。为了描述简明，省略对之前参考图1A描述
了的元件的重复描述。
参考图1B，存储器单元结构2可以是3D双交叉点阵列结构，其
具有在俯视图中彼此部分交叠且在垂直视图中彼此间隔开的第一导
线100和第二导线200。例如，相比于图1A的第一导线100的宽度
W1a和第二导线200的宽度W2a，第一导线100的宽度W1b和第二导
线200的宽度W2b可以增加为大于最小特征尺寸F。在这种情况下，
如图1B所示，在俯视图中，第一导线100的右侧部分可以与第二导
线200的左侧部分部分地交叠。
根据图1B的当前实施例，与图1A的实施例相比，第一和第二
导线100和200可以具有增加的截面积和减小的电阻。第三导线500
可以具有大于最小特征尺寸F的宽度W3b，因此，第三导线500的电
阻与图1A的实施例相比减小了。在其它实施例中，第三导线500的
宽度W3b可以与最小特征尺寸F基本相同。第一和第二下电极151
和152可以以节距Lb交替设置，节距Lb可以基本等于或小于或大于
最小特征尺寸F。第一和第二选择器件161和162可以以节距Sb交
替设置，节距Sb可以基本等于或小于或大于最小特征尺寸F。在当
前的实施例中，所述节距可以配置成满足关系：La=Lb=Sa=Sb。
图1C是根据参考图1A描述的示例性实施例的变形实施例的存
储器单元结构的透视图。为了描述简明，省略对之前参考图1A描述
了的元件的重复描述。
参考图1C，存储器单元结构3可以包括设置在第一导线100与
第三导线500的交叉点处的第一存储器单元3a以及设置在第二导线
200与第三导线500的交叉点处的第二存储器单元3b。
可以有沿着第三导线500的行进方向设置以便在X方向上彼此
间隔开的数据存储层301和302。例如，数据存储层301和302可以
包括设置在第一导线100和第三导线500的交叉点处的第一数据存储
层301以及设置在第二导线200和第三导线500的交叉点处的第二数
据存储层302。第一数据存储层301的形状可以像沿着第一导线100
的行进方向伸长的线或者像类似于第一选择器件161的岛。第二数据
存储层302的形状可以像沿着第二导线200的行进方向伸长的线或者
像类似于第二选择器件162的岛。
第一导线100的宽度W1c和第二导线200的宽度W2c可以基本
等于或大于最小特征尺寸F。例如，第一和第二导线100和200可以
分别具有基本等于最小特征尺寸F的宽度W1c和W2c，并且设置成在
垂直方向上彼此间隔开且在水平方向上彼此相邻或间隔开，就像参考
图1A描述的实施例那样。在其它实施例中，类似于图1B的实施例，
第一和第二导线100和200可以分别具有大于最小特征尺寸F的宽度
W1c和W2c，而第一和第二导线100和200可以在俯视图中彼此部分
交叠并且在垂直视图中彼此间隔开。第三导线500的宽度W3c可以基
本等于或大于最小特征尺寸F。
图2A是根据本发明概念的示例性实施例的半导体存储器器件的
透视图。图2B是图2A的俯视图，图2C是图2A的等效电路图。图
2D是根据参考图2A描述的实施例的变形实施例的半导体存储器器件
的透视图。
参考图2A，半导体存储器器件10可以包括构造成具有图1A所
示的存储器单元结构1的3D双交叉点阵列。例如，半导体存储器器
件10可以包括多条第一导线100、多条第二导线200、以及多条第三
导线500。第一和第二导线100和200可以沿着Y方向延伸从而彼此
平行，第三导线500可以沿着X方向延伸以与第一和第二导线100
和200交叉。因此，半导体存储器器件10可以具有由第一和第二导
线100和200与第三导线500限定的多个交叉点。多条第一导线100
可以布置在第一平面上从而彼此共面，多条第二导线200可以布置在
位于比第一平面高的水平面的第二平面上从而彼此共面，多条第三导
线500可以布置在位于比第二平面高的水平面的第三平面上从而彼
此共面。
第一存储器单元1a可以设置在第一导线100和第三导线500的
交叉点处，第二存储器单元1b可以设置在第二导线200和第三导线
500的交叉点处。尽管在图2A中未示出，第一导线100可以布置在
半导体衬底90上，绝缘层92可以夹置在第一导线100和半导体衬底
90之间，如图8A所示。
第一导线100可以形成为具有基本等于最小特征尺寸F的宽度
W1a。第一导线100可以设置在X方向上，节距P1a为2F，彼此相邻
的第一导线100之间的距离可以等于最小特征尺寸F。第二导线200
可以形成为具有基本等于最小特征尺寸F的宽度W2a，并且设置在X
方向上节距P2a为2F。彼此相邻的第二导线200的距离可以等于最
小特征尺寸F。第二导线200可以在垂直方向上布置在比第一导线100
更高的水平面上，并且在水平方向上位于第一导线100之间。这使得
能够以交替的方式设置第一和第二导线100和200，而在导线100和
200之间不存在X方向上的空间。第三导线500可以形成为具有基本
等于最小特征尺寸F的宽度W3a。第三导线500可以设置在Y方向上
节距P3a为2F，彼此相邻的第三导线500之间的距离可以等于最小
特征尺寸F。在一些实施例中，数据存储层300和上电极400可以构
造成具有与第三导线500相同的形状和布置。
如图2B所示，第一导线100可以电连接到第一驱动电路101，
第二导线200可以电连接到第二驱动电路201。第一和第二驱动电路
101和201可以彼此间隔开地布置；例如，第一和第二驱动电路101
和201可以定位成在存储器单元阵列1的两侧彼此面对。在一些实施
例中，第一驱动电路101和第二驱动电路201可以集成在半导体衬底
上。
在第二导线200定位在与第一导线相同的层面上的情况下，第
一和第二导线100和200会需要在水平方向上彼此间隔开最小特征尺
寸F。在这种情况下，单位存储器单元的占地面积会是4F2。相反，
根据当前的实施例，在第一和第二导线100和200之间没有空间，因
此，单位存储器单元的占地面积95可以是2F2，如图2B所示。换而
言之，第一和第二导线100和200可以交替布置在两个垂直层面上，
因此，第一和第二导线100和200可以形成在更小的面积中，例如，
相对于第一和第二导线100和200布置在同一层面的情况，面积减小
一半。这使得存储器单元密度增加。
再次参考图2A，多个第一下电极151可以形成为具有沿着第一
导线100的行进方向（或Y方向）延伸的线的形状。类似地，多个第
二下电极152可以形成为具有沿着第二导线200的行进方向（或Y
方向）延伸的线的形状。第一和第二下电极151和152可以使用相同
的（并且单个）处理步骤形成；例如如图8B至图8D所示，第一和第
二下电极151和152的形成可以包括形成宽度Ta基本与最小特征尺
寸F相同的沟槽111、在沟槽111中沉积导电层、然后对该导电层进
行图案化。在这种情况下，第一和第二下电极151和152可以以节距
La交替设置，节距La可以小于最小特征尺寸F。在其它实施例中，
在沟槽111形成为具有大于最小特征尺寸F的宽度Ta的情况下，第
一和第二下电极151和152可以以基本等于或大于最小特征尺寸F
的节距La交替设置。侧壁隔离物202可以布置在各个第二导线200
的两侧上。伪电极153可以夹置在第一下电极151和侧壁隔离物202
之间。伪电极153可以具有沿着Y方向延伸的线的形状。每个伪电极
153可以连接到相应的一个第一导线100并且向着第二导线200垂直
延伸。侧壁隔离物202可以防止第一和第二导线100和200短路。可
以使用与第一和第二下电极151和152相同的形成工艺形成伪电极
153。这将参考图8A至图8E进一步描述。
在其它实施例中，如图2D所示，每个第一下电极151可以具有
限制在第一和第三导线100和500的多个交叉点中相应的一个交叉点
内的岛形状。类似地，每个第二下电极152可以具有限制在第二和第
三导线200和500的多个交叉点中相应的一个交叉点内的岛形状。每
个伪电极153可以具有限制在第一和第三导线100和500的多个交叉
点中相应的一个交叉点内的岛形状。图2D的半导体存储器器件11
可以构造成具有与图2A的半导体存储器器件10相同的技术特征。
再次参考图2A，半导体存储器器件10可以根据数据存储层300
的材料分类。例如，在数据存储层300包括相变材料（例如，Ge-Sb-Te
或Ge-Te）的情况下，半导体存储器器件10可以分类成PRAM器件。
可替换地，在数据存储层300包括过渡金属氧化物（例如，TiOx或
HfOx）的情况下，半导体存储器器件10可以分类为RRAM器件。不同
地，在数据存储层300包括磁性材料（例如，CoFe/Cu/CoFe或
NiFe/MgOx/NiFe）的情况下，半导体存储器器件10可以分类为MRAM
器件。
结合图2A参考图2C，第一导线100可以对应于定位在第一平面
上的字线W10、W11和W12，第二导线200可以对应于定位在第二平
面上的字线W20、W21和W22，第三导线500对应于定位在第三平面
上的位线BL0和BL1。
在工作中，位线之一（例如BL0）连接到电压Vw，该电压Vw能
够感应足以切换数据存储层300的电阻状态的电流，位线中的另一根
（例如BL1）连接到Vw/2的电压。字线之一（例如W22）连接到0V
地电压，其它字线（例如W10至W21）连接到Vw/2的电压。在这种
情况下，由于在位于字线W22和位线BL0的交叉点处的存储器单元M
的两端之间产生了电压差Vw，存储器单元M可以在高电阻状态和低
电阻状态之间切换。这可以用于改变存储在存储器单元M中的数据。
相反，除了存储器单元M之外的剩余存储器单元可以具有Vw/2或0V
的电压差，这样的电压差对于切换电阻状态而言太小，因此可以防止
不期望的写入。
在一些实施例中，可以不为半导体存储器器件10提供另外的选
择器件。虽然如此，每个存储器单元可以使用结的整流属性被选择性
地存取，所述结可以形成在第一和第二下电极151和152与数据存储
层300之间。更具体地，在测量流过存储器单元M的第一电流Ia以
读出存储在存储器单元M中的数据的情况下，由于存在流过例如设置
在字线W22与位线BL1的交叉点处的和/或设置在字线W12与位线BL0
和BL1的交叉点处的未选存储器单元的第二电流Ib，Ia的测量可能
受到干扰。然而，根据当前的实施例，形成在第一和第二下电极151
和152与数据存储层300之间的结的整流属性可以排除第二电流Ib
对Ia测量的干扰。这使得能够防止工作期间发生读出错误。
图3A是根据本发明概念的其它示例性实施例的半导体存储器器
件的透视图。图3B是图3A的俯视图，图3C是图3A的等效电路图。
图3D是根据参考图3A描述的实施例的变形实施例的半导体存储器器
件的透视图。
参考图3A，半导体存储器器件12可以构造成具有与图2A的半
导体存储器器件10基本相同的技术特征。例如，半导体存储器器件
12可以包括构造成具有图1A所示的存储器单元结构1的3D双交叉
点阵列。在一些实施例中，第一和第二导线100和200可以设置成在
垂直方向上彼此间隔开并且在水平方向上彼此相邻或间隔开，第三导
线500可以布置成与第一和第二导线100和200交叉并且限定可以布
置第一和第二存储器单元1a和1b的多个交叉点。如图3B所示，第
一导线100可以电连接到第一驱动电路101，第二导线200可以电连
接到第二驱动电路201。
半导体存储器器件12还可以包括夹置在第一下电极151和数据
存储层300之间的多个第一选择器件161以及夹置在第二下电极152
和数据存储层300之间的多个第二选择器件162。每个第一选择器件
161的形状可以像限制在第一和第三导线100和500的交叉点内的
岛。类似地，每个第二选择器件162的形状可以像限制在第二和第三
导线200和500的交叉点内的岛（见图3A）。
在一些实施例中，可以使用同一个工艺形成彼此相邻的第一和
第二选择器件161和162，例如如参考图9A至9C所述的那样。第一
和第二选择器件161和162可以以节距Sa交替设置，节距Sa基本等
于或大于或小于最小特征尺寸F。可以选择性地提供第一和第二选择
器件161和162以便在第一和第二下电极151和152与数据存储层
300之间实现单向电流路径。
可以在每个第一下电极151上布置多个第一选择器件161，并且
其数目可以等于与多条第一导线100中的一条交叉的第三导线500
的数目。类似地，可以在每个第二下电极152上布置多个第二选择器
件162，并且其数目可以等于与多条第二导线200中的一条交叉的第
三导线500的数目。
在其它实施例中，如图3D所示，每个第一下电极151可以具有
限制在第一导线100和第三导线500的多个交叉点中相应的一个交叉
点内的岛形状，每个第二下电极152可以具有限制在第二导线200
和第三导线500的多个交叉点中相应的一个交叉点内的岛形状。每个
伪电极153可以具有限制在第一导线100和第三导线500的多个交叉
点中相应的一个交叉点内的岛形状。图3D的半导体存储器器件13
可以构造成具有与图3A的半导体存储器器件12相同的技术特征。
参考图3C和3A，第一导线100可以对应于字线W10、W11和W12，
第二导线200可以对应于字线W20、W21和W22，第三导线500可以
对应于位线BL0和BL1。此外，图3C中描述的元件S1和S2可以分
别对应于第一选择器件161和第二选择器件162。半导体存储器器件
12可以以与参考图2C描述的那些相同的方式读出或写入。即使在第
一和第二下电极151和152与数据存储层300不形成具有整流属性的
结的情况下，由于存在元件S1和S2，根据所施加的电势差，流过存
储器单元的电流可以是单向的或非线性的。这使得能够在写或读操作
期间选择存储器单元中的唯一一个。
图4A是根据本发明概念的另一些其它示例性实施例半导体存储
器器件的透视图。图4B是图4A的俯视图，图4C是根据参考图4A
描述的实施例的变形实施例的半导体存储器器件的透视图。为了描述
简明，省略对之前参考图2A至图2D描述了的元件的重复描述。
参考图4A，半导体存储器器件20可以包括构造成具有图1B所
示的存储器单元结构2的3D双交叉点阵列。类似于图2A，半导体存
储器器件20可以包括：沿着Y方向延伸并且布置在不同层面上的第
一和第二导线100和200，以及沿着X方向延伸的第三导线500。换
而言之，第一和第二导线100和200可以设置成与第三导线500交叉，
由此限定多个交叉点。多个第一和第二存储器单元2a和2b可以布置
在所述交叉点处。如图4B所示，第一导线100可以电连接到第一驱
动电路101，第二导线200可以电连接到第二驱动电路201。半导体
存储器器件20可以构造成形成图2C的等效电路图。
第一导线100可以形成为具有大于最小特征尺寸F的宽度W1b
并且以基本等于2F的节距P1b设置在X方向上。第二导线200可以
形成为具有大于最小特征尺寸F的宽度W2b并且以基本等于2F的节
距P2b设置在X方向上。第二导线200可以在垂直方向上布置在比第
一导线100更高的层面上并且在水平方向上与第一导线100的一部分
交叠。第一和第二导线100和200可以在水平方向上彼此交叠并且在
X方向上交替设置。根据当前的实施例，有可能减少第一和第二导线
100和200的电阻并且最大程度地减少第一和第二导线100和200之
间的水平空间。
第三导线500的宽度W3b可以大于最小特征尺寸F。这使得能够
减小第三导线500的电阻。在其它实例中，第三导线500的宽度W3b
可以基本等于最小特征尺寸F。第一和第二下电极151和152可以以
节距Lb交替设置，该节距Lb等于或小于或大于最小特征尺寸F。第
一和第二下电极151和152的形状可以像沿着Y方向延伸的线。
图4C示出了根据参考图4A描述的实施例的变形半导体存储器
器件21的透视图。如图4C所示，第一下电极151的形状可以像限制
在第一导线100和第三导线500的交叉点处的岛，第二下电极152
的形状可以像限制在第二导线200和第三导线500的交叉点处的岛。
半导体存储器器件21的其它方面可以如图4A的半导体存储器器件
20的那些方面那样进行构造。
图5A是根据本发明概念的又一些其它示例性实施例半导体存储
器器件的透视图。图5B是图5A的俯视图，图5C是根据参考图5A
描述的实施例的变形实施例的半导体存储器器件的透视图。
参考图5A，半导体存储器器件22可以构造成具有与图4A的半
导体存储器器件20基本相同的技术特征。例如，半导体存储器器件
22可以包括构造成具有图1B所示的存储器单元结构2的3D双交叉
点阵列。在一些实施例中，可以设置成在垂直方向上彼此间隔开并且
在水平方向上彼此交叠的第一和第二导线100和200，可以与第三导
线500交叉以限定交叉点，在所述交叉点处可以布置第一和第二存储
器单元2a和2b。如图5B所示，第一导线100可以电连接到第一驱
动电路101，第二导线200可以电连接到第二驱动电路201。半导体
存储器器件22可以构造成形成图3C的等效电路。
当与半导体存储器器件20相比时，半导体存储器器件22还可
以包括：布置在第一下电极151和数据存储层300之间并且具有岛形
状的多个第一选择器件161，以及布置在第二下电极152和数据存储
层300之间并且具有岛形状的多个第二选择器件162。第一和第二下
电极151和152中的每一个可以分别具有线的形状或岛的形状，如图
5A和图5C所示。图5C所示的半导体存储器器件23可以构造成具有
与图5A的半导体存储器器件22相同的技术特征，除了下电极151
和152的形状（即，岛形）以外。
图6A是根据本发明的再一些示例性实施例的半导体存储器器件
的透视图，图6B和图6C是根据参考图6A描述的实施例的变形实施
例的半导体存储器器件的透视图。
参考图6A，半导体存储器器件30可以包括构造成具有图1C所
示的存储器单元结构3的3D双交叉点阵列。类似于图2A，图6A的
半导体存储器器件30可以包括沿着Y方向延伸并且布置在不同层面
的第一和第二导线100和200，以及沿着X方向延伸的第三导线500。
换而言之，第一和第二导线100和200可以设置成与第三导线500
交叉，由此限定多个交叉点。在所述交叉点处可以布置多个第一和第
二存储器单元3a和3b。如图2B所示，第一导线100可以电连接到
第一驱动电路101，第二导线200可以电连接到第二驱动电路201。
半导体存储器器件30可以构造成形成图2C的等效电路图。
第一数据层301可以在第一下电极151上布置成具有沿着Y方
向延伸的线形状，第一下电极151也具有线形状。第二数据层302
可以在第二下电极152上布置成具有沿着Y方向延伸的线形状，第二
下电极152也具有线形状。换而言之，第一和第二数据层301和302
可以彼此平行。第三导线500可以沿着X方向延伸以与第一和第二数
据层301和302交叉。上电极400可以夹置在第一和第二数据层301
和302与第三导线500之间以沿着X方向延伸。
第一导线100可以形成为具有基本等于最小特征尺寸F的宽度
W1c，类似于图2A的实施例，并且可以以基本等于2F的节距P1c设
置在X方向上。第二导线200可以形成为具有基本等于最小特征尺寸
F的宽度W2c，并且以基本等于2F的节距P2c设置在X方向上。第二
导线200可以布置在比第一导线100更高的垂直层面上。在一些实施
例中，在俯视图中，第一和第二导线100和200可以彼此相邻或间隔
开地交替布置。
在其它实施例中，第一导线100可以形成为具有大于最小特征
尺寸F的宽度W1c，类似于图4A的实施例，并且可以以基本等于2F
的节距P1c设置在X方向上。第二导线200可以形成为具有大于最小
特征尺寸F的宽度W2c，并且以基本等于2F的节距P2c设置在X方
向上。第二导线200可以布置在比第一导线100更高的垂直层面上，
并且在俯视图中与第一导线100部分交叠。
第三导线500可以形成为具有基本等于或大于最小特征尺寸F
的宽度W3c，并且以基本等于2F的节距P3c设置在Y方向上。在其
它实施例中，节距P1c、P2c和P3c中的至少一个可以大于2F。
图6B示出了根据参考图6A描述的实施例的变形半导体存储器
器件31。如图6B所示，第一数据层301可以布置在第一导线100和
第三导线500的交叉点处，第二数据层302可以布置在第二导线200
和第三导线500的交叉点处。第一和第二数据层301和302中的每一
个的形状都可以像岛。
图6C示出了根据参考图6A描述的实施例的另一个变形半导体
存储器器件32。如图6C所示，半导体存储器器件32还可以包括：
第一选择器件161，该第一选择器件161可以夹置在岛形状的第一数
据层301和线形状的第一下电极151之间；以及第二选择器件162，
该第二选择器件162可以夹置在岛形状的第二数据层302和线形状的
第二下电极152之间。第一和第二选择器件161和162中的每一个的
形状都可以像岛。
类似于图2D，半导体存储器器件30、31和32中的至少一个可
以包括形状可以像岛的第一和第二下电极151和152。
图7A是根据本发明的还有一些示例性实施例的半导体存储器器
件的透视图，图7B和图7C是根据参考图7A描述的实施例的变形实
施例的半导体存储器器件的透视图。
参考图7A，半导体存储器器件40可以包括至少两个垂直叠置的
半导体存储器器件。半导体装置40中的至少一个半导体存储器器件
可以是图2A的半导体存储器器件10、图2D的半导体存储器器件11、
图3A的半导体存储器器件12和/或图3D的半导体存储器器件13。
因此，第一和第二存储器单元1a和1b可以垂直地或三维地布置在半
导体存储器器件40中。这使得能够增加半导体存储器器件40的集成
密度。
参考图7B，半导体存储器器件41可以包括至少两个垂直叠置的
半导体存储器器件。半导体存储器器件41中的至少一个半导体存储
器器件可以是图4A的半导体存储器器件20、图4C的半导体存储器
器件21、图5A的半导体存储器器件22和/或图5C的半导体存储器
器件23。因此，第一和第二存储器单元2a和2b可以垂直地或三维
地布置在半导体存储器器件41中。这使得能够增加半导体存储器器
件41的集成密度。
参考图7C，半导体存储器器件42可以包括至少两个垂直叠置的
半导体存储器器件。半导体存储器器件42中的至少一个半导体存储
器器件可以是图6A的半导体存储器器件30、图6B的半导体存储器
器件31和/或图6C的半导体存储器器件32。因此，第一和第二存储
器单元3a和3b可以垂直地或三维地布置在半导体存储器器件42中。
这使得能够增加半导体存储器器件42的集成密度。
图8A至图8E是示出了根据本发明概念的示例性实施例的制造
半导体存储器器件的方法的截面图。
参考图8A，可以在衬底90上形成多条第一导线100和多条第二
导线200。第一和第二导线100和200可以在垂直视图中彼此间隔开
并且在俯视图中彼此平行地延伸。例如，第一导线100可以布置在与
第二导线200不同的垂直层面上，并且第一和第二导线100和200
可以以交替的方式水平地设置。在一些实施例中，第二导线200可以
形成在比第一导线100高的层面上。可以在衬底90和第一导线100
之间形成绝缘层92以将第一导线100与衬底90电隔离。
第一导线100可以形成在绝缘层92上，可以形成第一层间电介
质层112以覆盖第一导线100。第二导线200可以形成在第一层间电
介质层112上，可以形成第二层间电介质层114以覆盖第二导线200。
在一些实施例中，可以形成侧壁隔离物202以覆盖每条第二导线200
的两个侧壁。第一和第二层间电介质层112和114可以形成为具有彼
此相等或不同的垂直厚度。
衬底90可以包括半导体衬底，例如硅晶片。可以通过沉积氧化
物（例如SiOx）、氮化物（例如，SiNx,SiONx）或它们的任意组合
中的至少一种形成绝缘层92以及第一和第二层间电介质层112和
114中的至少一个。侧壁隔离物202的形成可以包括沉积相对于第二
层间电介质层114具有蚀刻选择性的绝缘材料，然后对该绝缘材料进
行图案化。在一些实施例中，第二层间电介质层114可以由氧化物（例
如SiOx）层形成，侧壁隔离物202可以由氮化物（例如，SiNx）层
形成。
第一和第二导线100和200的形成可以包括沉积诸如Ti、W、Si、
Cu、Ta、Mo、Ru、Al、Au、Pt、Ag或它们的任意组合的导电材料中
的至少一种，然后对该导电材料进行图案化。第一导线100可以形成
为具有基本等于最小特征尺寸F的宽度W1a并且以基本等于2F的节
距P1a设置，该最小特征尺寸F可定义为对应的图案化系统能够印制
的最小尺度。第二导线200可以形成为具有基本等于最小特征尺寸F
的宽度W2并且以基本等于2F的节距P2a设置。即，所述宽度和节距
可以配置成满足关系W1a=W2a=F和P1a=P2a=2F。
参考图8B，可以形成沟槽111以暴露彼此相邻布置的第一和第
二导线100和200的部分。在一些实施例中，沟槽111的形成可以包
括在第二层间电介质层114上涂覆光致抗蚀剂层并对其进行图案化
以形成掩膜94，使用掩膜94作为蚀刻掩膜选择性地蚀刻第一和第二
层间电介质层112和114以形成暴露彼此相邻布置的第一和第二导线
100和200的部分的沟槽111。
每个沟槽111可以形成为具有基本等于或大于最小特征尺寸F
的宽度Ta，并且沿着第一和第二导线100和200的行进方向伸长。
在俯视图中，每个沟槽111可以与彼此相邻布置的第一和第二导线
100和200部分交叠。在一些实施例中，就与沟槽111交叠的面积而
言，第一导线100可以基本与第二导线200相同。例如，沟槽111
可以与第一导线100交叠的尺寸为节距P1a的四分之一或者第一导线
100的宽度W1a的一半，与第二导线200交叠的尺寸为节距P2a的四
分之一或者第二导线200的宽度W2a的一半。
参考图8C，可以在包括沟槽111的所得到的结构上共形地形成
导电材料层150。导电材料层150可以与被沟槽111暴露的第一和第
二导线100的部分直接接触。导电材料层150可以由相对于随后形成
的数据存储层300具有低反应性的材料形成。例如，导电材料层150
可以通过沉积如下材料中的至少一种形成：贵金属（例如Pt、Ir、
Ru）、TiN、TiAlN、TaN、WN、MoN、NbN、TiSiN、TiBN、ZrSiN、WSiN、
WBN、ZrAlN、MoAlN、TaSiN、TaAlN、TiW、TiAl、TiON、TiAlON、WON、
TaON、Al、W或它们的任意组合。
参考图8D，第一和第二下电极151和152可以形成在沟槽111
的侧壁上。第一和第二下电极151和152可以分别连接到第一和第二
导线100和200。第一和第二下电极151和152可以通过各向异性蚀
刻导电层150形成。在一些实施例中，第一和第二下电极151和152
可以使用同一工艺形成。第一和第二下电极151和152的形状可以像
分别沿着第一和第二导线100和200延伸的线。而且，第一和第二下
电极151和152可以形成为具有小于最小特征尺寸F的宽度。第一和
第二下电极151和152的宽度可以基本上由导电材料层150的沉积厚
度确定。第一和第二下电极151和152可以布置在宽度Ta基本等于
或大于最小特征尺寸F的沟槽111内。因此，当第一和第二下电极
151和152布置在具有宽度F的沟槽111内时，第一和第二下电极151
和152之间的距离可以小于最小特征尺寸F；当第一和第二下电极151
和152布置宽度大于最小特征尺寸F的沟槽内时，第一和第二下电极
151和152之间的距离可以等于或大于最小特征尺寸F。在一些实施
例中，在至少一个沟槽111中，可以有伪电极153，它可以是各向异
性蚀刻工艺后的残留物。伪电极153可以与第一导线100直接接触并
且向着第二导线200垂直延伸。根据当前的实施例，侧壁隔离物202
可以形成在伪电极153和第二导线200之间，以防止它们彼此接触。
换而言之，由于存在侧壁隔离物202，可能防止第一导线100和第二
导线200形成短路。
参考图8E，可以形成绝缘层（例如，SiOx）以填充沟槽111，
然后平坦化该绝缘层以形成盖层绝缘层117。由于平坦化，盖层绝缘
层117的顶面可以位于与第二层间电介质层114的顶面相同的层面。
之后，可以在盖层绝缘层117和第二层间电介质层114上形成数据存
储层300、上电极400和第三导线500。数据存储层300、上电极400
和第三导线500可以形成为具有与第一导线100交叉的线的形状。
第三导线500的形成可以包括沉积至少一种导电材料（例如，
Ti、W、Si、Cu、Ta、Mo、Ru、Al、Au、Pt或Ag）并且对沉积的导电
材料进行图案化。第三导线500的形状可以像如图2A所示的多条线。
在一些实施例中，第三导线500可以沿着第一或第二导线100或200
的行进方向设置以与第一导线100和/或第二导线200交叉，如图2A
所示。各个第三导线500可以形成为基本上具有等于F的宽度W3a
和等于2F的节距P3a。
上电极400和数据存储层300的形成可以包括沉积相应的层并
且使用线形状的第三导线500作为蚀刻掩膜对所述相应的层进行图
案化。因此，上电极400和数据存储层300中的每一个可以分别形成
为具有与第三导线500相同的构造和形状。例如，上电极400和数据
存储层300可以形成为基本上具有等于F的宽度和等于2F的节距。
数据存储层300可以包括用于RRAM或PRAM的材料。在一些实
施例中，用于RRAM的材料可以包括金属氧化物或金属氮化物（例如，
NiOx、TiOx、ZrOx、HfOx、CoOx、FeOx、CuOx、AlOx、NbOx、MgOx、
VOx、CrOx、ZnOx、BNx、AlNx、TaOx、WOx、NiOx或它们的任意组合）
中的至少一种。在其它实施例中，用于RRAM的材料可以包括至少一
种具有钙钛矿结构的氧化物（例如，PrCaMnO和掺杂SrTiO）。在另
一些实施例中，用于RRAM的材料可以包括至少一种包含高扩散率的
金属离子（例如，Cu和Ag）的固体电解质（例如，GeTe和GeS）。
用于PRAM的材料可以包括至少一种相变材料，所述相变材料选
自包括如下材料的组：Te、Se、Ge、Ga、Sb、Bi、Pb、Sn、As、S、
Si、P、O及它们的任意混合物。例如，用于PRAM的材料可以包括硫
族化物（例如，Ge-Te、Sb-Te、Ge-Sb、Ga-Sb、In-Sb、In-Se、Ge-Sb-Te、
Ge-Bi-Te、Ga-Se-Te、Ga-Sb-Te、As-Sb-Te、As-Ge-Sb-Te、Sn-Sb-Te、
In-Sn-Sb-Te、Ag-In-Sb-Te、5A族元素-Sb-Te、6A族元素-Sb-Te、
5A族元素-Sb-Se以及6A族元素-Sb-Se）中的至少一种。在一些实施
例中，硫族化物可以掺杂诸如N、O或它们的任意组合的杂质。
在其它实施例中，数据存储层300可以包括用于MRAM单元的磁
性结构。在一些实施例中，用于MRAM单元的磁性结构可以包括铁磁
层和夹置在铁磁层之间的非磁性导电层，或者铁磁层和夹置在铁磁层
之间的非磁性绝缘层。例如，铁磁层可以包括CoFe、NiFe、NiFeCo
和CoFeB中的至少一种，非磁性导电层可以包括Cr和Cu中的至少一
种，非磁性绝缘层可以包括MgOx和AlOx中的至少一种。
上电极400可以由相对于数据存储层300具有低反应性的金属
材料。例如，上电极400可以由如下材料中的至少一种形成：贵金属
（例如Pt、Ir、Ru）、TiN、TiAlN、TaN、WN、MoN、NbN、TiSiN、
TiBN、ZrSiN、WSiN、WBN、ZrAlN、MoAlN、TaSiN、TaAlN、TiW、TiAl、
TiON、TiAlON、WON、TaON、Al、W或它们的任意组合。
前述工艺方法可以用于制造图2A的半导体存储器器件10，半导
体存储器器件10包括具有线形的第一和第二下电极151和152的线
双交叉点阵列结构。参考图8A图至8E描述的双交叉点阵列结构可以
垂直叠置以形成图7A的叠层型半导体存储器器件40。
根据当前实施例，可以形成分别连接到位于不同层面的第一和
第二导线100和200的下电极151和152，因此，可以使用同一工艺
简单地形成两个存储器单元1a和1b。
在其它实施例中，第一和第二下电极151和152可以通过使用
第三导线500作为蚀刻掩膜的蚀刻工艺来进行图案化。取决于该图案
化工艺中使用的蚀刻配方，可以被选择性地除去或不除去未被第三导
线500覆盖的第一和第二层间电介质112和114以及盖层绝缘层117
的部分。由于该图案化工艺，第一和第二下电极151和152中的每一
个都可以图案化成具有岛形状，在这种情况下，所得到的结构可以构
造成图2D的半导体存储器器件11那样。
图9A至图9C是示出了根据本发明概念的其它示例性实施例的
制造半导体存储器器件的方法的截面图。
参考图9A，参考图8A至图8D描述的工艺可以用于在衬底90
上形成在垂直截面图中交替设置的第一和第二导线100和200。第一
和第二层间电介质层112和114可以形成在衬底90上以分别覆盖第
一和第二导线100和200，然后对第一和第二层间电介质层112和114
进行图案化以形成暴露彼此相邻布置的第一和第二导线100和200
的部分的沟槽111。第一和第二下电极151和152可以在沟槽111中
形成，盖层绝缘层117可以形成为填充沟槽111。第一和第二下电极
151和152可以分别连接到第一和第二导线100和200。
可以选择性地蚀刻第一和第二下电极151和152以在第一层间
电介质114和盖层绝缘层117之间形成分别暴露第一和第二下电极
151和152的第一和第二凹槽131a和131b。第一和第二凹槽131a
和131b可以分别沿着第一和第二导线100和200的行进方向延伸。
参考图9B，可以形成第一选择器件层161a以填充第一凹槽
131a，可以形成第二选择器件层1612a以填充第二凹槽131b。在一
些实施例中，第一和第二选择器件层161a和162a可以使用同一工艺
同时形成。第一和第二选择器件层161a和162a可以由ZnOx、MgOx、
AlOx、p-Si/n-Si、p-NiOx/n-TiOx以及p-CuOx/n-TiOx中至少一种
形成。
在一些实施例中，第一和第二选择器件层161a和162a的形成
可以包括形成厚度足以填充第一和第二凹槽131a和131b的选择器件
材料层（例如，ZnOx、MgOx或AlOx层），然后对该选择器件材料层
进行图案化。在这种情况下，第一选择器件层161a和第二选择器件
层162a可以由同一材料形成，即，选择器件材料层。在其它实施例
中，第一和第二选择器件层161a和162a的形成可以包括在第一和第
二凹槽131a和131b内形成第一选择器件材料层，将该第一选择器件
材料层凹陷成限定的间隙区域，然后形成第二选择器件材料层以填充
该间隙区域。在这种情况下，第一和第二选择器件层161a和162a
中的每一个可以形成为双层结构。第一和第二选择器件材料层之一可
以由p-Si、p-NiOx和p-CuOx中的至少一种形成，另一个可以由n-Si
和n-TiOx中的至少一种形成。
在一些实施例中，第一和第二选择器件层161a和162a可以包
括硅二极管（例如p-Si/n-Si）、氧化物二极管（例如，p-NiOx/n-TiOx
或p-CuOx/n-TiOx）以及氧化物层（例如，ZnOx、MgOx或AlOx）中
的至少一种。
第一和第二选择器件层161a和162a的形状可以像分别沿着第
一和第二下电极151和152延伸的线。而且，第一和第二选择器件层
161a和162a可以形成为具有小于最小特征尺寸F的宽度。第一和第
二选择器件层161a和162a可以以节距Sa交替设置，该节距Sa可以
等于或小于或大于最小特征尺寸F。
参考图9C，参考图8E描述的工艺可以用于在盖层绝缘层117
和第二层间电介质114上形成数据存储层300、上电极400和第三导
线500。数据存储层300、上电极400和第三导线500可以形成为与
第一导线100的行进方向交叉。第一和第二选择器件层161a和162a
可以图案化以形成岛形的第一和第二选择器件161和162，如图3A
所示。该图案化工艺可以使用线形的第三导线500作为蚀刻掩膜来执
行。所得到的结构可以构造得像图3A的半导体存储器器件12，其中
包括线形的第一和第二下电极151和152以及岛形的第一和第二选择
器件161和162。取决于该图案化工艺中使用的蚀刻配方，可以选择
性地去除或不去除未被第三导线500覆盖的第二层间电介质114和盖
层绝缘层117的部分。
在其它实施例中，可以执行使用线形第三导线500作为蚀刻掩
膜的图案化工艺以进一步蚀刻线形的第一和第二下电极151和152。
所得到的结构可以构造得像图3D的半导体存储器器件13，其中包括
岛形的第一和第二下电极151和152。取决于该图案化工艺中使用的
蚀刻配方，可以选择性地除去或不除去未被第三导线500覆盖的第一
和第二层间电介质112和114以及盖层绝缘层117的部分。
图10A至图10D是示出了根据本发明概念的示例性实施例的形
成选择器件的方法的截面图。
参考图10A，参考图8A至图8E描述的工艺可用于形成：在垂直
截面图中交替设置在衬底90上的第一和第二导线100和200，暴露
彼此相邻布置的第一和第二导线100和200的部分的沟槽111，在沟
槽111中分别连接到第一和第二导线100和200的第一和第二下电极
151和152，以及填充沟槽111的盖层绝缘层117。盖层绝缘层117
的形成可包括沉积绝缘层（例如SiOx）并对其进行图案化。此外，
第三层间电介质118可以形成为限定多个暴露第一和第二下电极151
和152的第二沟槽121。每个第二沟槽121可以形成为具有基本等于
或大于最小特征尺寸F的宽度Ta’，并且沿着第一导线100的行进
方向伸长。第二沟槽121可以在垂直方向上与沟槽111对准。
参考图10B，可以在设有第三层间电介质118的所得到的结构上
形成选择器件材料层160。选择器件材料层160可以共形地形成在设
有第三层间电介质118的所得到的结构上。选择器件材料层160可以
包括ZnOx、MgOx、AlOx中的至少一种，其可以使用沉积工艺形成。
可以通过调整沉积工艺的工艺参数控制选择器件材料层160的厚度。
参考图10C，选择器件材料层160可以图案化以形成分别连接到
第一和第二下电极151和152的第一和第二选择器件层161a和162a。
第一和第二选择器件层161a和162a的形成可以包括各向异性蚀刻选
择器件材料层160。在这种情况下，第一和第二选择器件层161a和
162a可以局部地且同时地形成在第二沟槽121的侧壁上。第一和第
二选择器件层161a和162a的形状可以分别像沿着第一和第二下电极
151和152延伸的线。而且，第一和第二选择器件层161a和162a可
以形成为具有小于最小特征尺寸F的宽度。第一和第二选择器件层
161a和162a可以以节距Sa交替设置，节距Sa可以等于或小于或大
于最小特征尺寸F。第一和第二选择器件层161a和162a的宽度可以
基本由选择器件材料层160的沉积厚度确定。
参考图10D，可以形成绝缘层（例如SiOx）以填充第二沟槽121，
然后平坦化该绝缘层以形成第二盖层绝缘层119。由于该平坦化，第
二盖层绝缘层119的顶面可以位于与第三层间电介质118的顶面相同
的层面。之后，可以在第二盖层绝缘层119和第三层间电介质118
上形成数据存储层300、上电极400和第三导线500。数据存储层300、
上电极400和第三导线500可以形成为具有与第一导线100交叉的线
的形状。上电极400和数据存储层300的形成可包括沉积相应的层并
且使用第三导线500作为蚀刻掩膜对所述相应的层进行图案化。因
此，上电极400和数据存储层300中的每一个可以形成为具有与第三
导线500相同的构造和形状。
第一和第二选择器件层161a和162a可以图案化以形成岛形的
第一和第二选择器件161和162，如图3A所示。该图案化工艺可以
使用线形的第三导线500作为蚀刻掩膜执行。取决于该图案化工艺中
使用的蚀刻配方，可以选择性地除去或不除去未被第三导线500覆盖
的第三层间电介质118和第二盖层绝缘层119的部分。所得到的结构
可以构造地像图3A的半导体存储器器件12，其中包括线形的第一和
第二下电极151和152以及岛形的第一和第二选择器件161和162。
在其他实施例中，可以执行使用线形的第三导线500作为蚀刻
掩膜的图案化工艺来选择性地蚀刻线形的第一和第二下电极151和
152。取决于该图案化工艺中使用的蚀刻配方，可以选择性地除去或
不除去未被第三导线500覆盖的第一和第二层间电介质层112和114
以及盖层绝缘层117的部分。所得到的结构可以构造得像图3D的半
导体存储器器件13，其中包括岛形的第一和第二下电极151和152。
在一些实施例中，第一和第二选择器件161和162可以包括诸如
ZnOx、MgOx或AlOx的氧化物层中的至少一种。
图11A至图11C是示出了根据本发明概念的变形实施例的形成
选择器件的方法的截面图。
参考图11A，参考图10B描述的工艺可用于形成选择器件材料层
160然后除去选择器件材料层160的一部分。例如，可以使用蚀刻工
艺选择性地除去选择器件材料层160的水平部分以同时在第二沟槽
121的侧壁上形成第一和第二子选择器件层160a和160b。第一和第
二子选择器件层160a和160b可以形成为具有小于第二沟槽121的高
度。第一子选择器件层160a可以形成为具有沿着第一下电极151的
行进方向延伸的线的形状，第二子选择器件层160b可以形成为具有
沿着第二下电极152的行进方向延伸的线的形状。
参考图11B，可以形成第二选择器件材料层170。第二选择器件
材料层170可以共形地形成在第三层间电介质层118上。第二选择器
件材料层170可以由与选择器件材料层160（此后称为第一选择器件
材料层）不同的材料形成。例如，第一和第二选择器件材料层160
和170可以分别由p-Si和n-Si形成，或者，反之亦然。在其它实施
例中，第一选择器件材料层160可以由p-NiOx或p-CuOx形成，第二
选择器件材料层170可以由nTiOx形成，或者，反之亦然。
参考图11C，可以各向异性蚀刻第二选择器件材料层170以同时
形成局部地布置在第二沟槽121的侧壁上的第三子选择器件层170a
和第四子选择器件层170b。第三子选择器件层170a和第四子选择器
件层170b中的每一个的形状可以像线。第三子选择器件层170a可以
与第一子选择器件层160a结合以形成第一选择器件层161a，第四子
选择器件层170b可以与第二子选择器件层160b结合以形成第二选择
器件层162a。参考图9D描述的工艺可用于形成图3A的半导体存储
器器件12或图3D的半导体存储器器件13，其中包括岛形的第一和
第二选择器件161和162。根据当前的实施例，第一和第二选择器件
161和162可以包括硅二极管或氧化物二极管中的至少一种，在硅二
极管中p-Si和n-Si彼此接触，在氧化物二极管中，p-NiOx和nTiOx
层或P-CuOx层和n-TiOx层彼此接触。
图12A至图12D是示出了根据本发明概念的另一些其它示例性
实施例的制造半导体存储器器件的方法的截面图。
参考图12A，第一导线100和第二导线20可以形成在衬底90
上。绝缘层92可以形成在衬底90和第一导线100之间。第一层间电
介质层112可以形成在绝缘层92和第二导线200之间，第二层间电
介质层114可以形成在第一层间电介质层112上。此外，可以形成侧
壁隔离物202以覆盖各条第二导线200的侧壁。
第一导线100可以以基本等于2F的节距P1b水平设置，第二导
线200可以布置在比第一导线100高的垂直层面上并且以基本等于
2F的节距P2b水平设置。第一导线100可以形成为具有大于最小特
征尺寸F的宽度W1b，第二导线200可以形成为具有大于最小特征尺
寸F的宽度W2b。宽度W1b和W2b可以基本彼此相等。根据当前实施
例，第一和第二导线100和200可以在俯视图中部分交叠，并且与宽
度W1b和W2b与最小特征尺寸F相同的情况相比具有减小的电阻。
参考图12B，可以选择性地蚀刻第一和第二层间电介质层112
和114以形成暴露彼此相邻布置的第一和第二导线100和200的部分
的沟槽111。沟槽111可以形成为具有基本等于或大于最小特征尺寸
F的宽度Tb。导电材料层150可以共形地形成在设有沟槽111的所得
到的结构上。导电材料层150可以连接到被沟槽111暴露的第一和第
二导线100和200的部分。
参考图12C，导电材料层150可以被各向异性蚀刻以同时形成线
形的第一和第二下电极151和152，第一和第二下电极151和152可
以分别连接到第一和第二导线100和200。第一和第二下电极151和
152可以以节距Lb交替设置，节距Lb可以基本等于或大于最小特征
尺寸F。之后，盖层绝缘层117可以形成为填充沟槽111。
参考图12D，具有线的形状的数据存储层300、上电极400和第
三导线500可以形成在第二层间电介质层114和盖层绝缘层117上。
所得到的结构可以构造得像图4A的半导体存储器器件20，其中在三
条导线100、200和500之间提供两个存储器单元2a和2b。第三导
线500可以形成为具有如图4A所示的大于最小特征尺寸F的宽度W3b
并且可以以约等于2F的节距P3b设置。在其它实施例中，第三导线
500可以形成为具有基本等于最小特征尺寸F的宽度W3b。参考图12A
至图12D描述的双交叉点阵列结构可以垂直叠置以形成图7B所示的
叠层型半导体存储器器件41。
在其它实施例中，可以通过使用第三导线500作为蚀刻掩膜的
蚀刻工艺选择性地蚀刻线形的第一和第二下电极151和152。由于所
述蚀刻工艺，第一和第二下电极151和152中的每一个可以形成为具
有岛形状，在这种情况下，所得到的结构可以构造得像图4C的半导
体存储器器件21。
图13A至图13C是示出了根据本发明概念的又一些其它示例性
实施例的制造半导体存储器器件的方法的截面图。
参考图13A，参考图12A至图12C描述的工艺可以用于形成：在
垂直截面图中交替设置在衬底90上的第一和第二导线100和200，
暴露彼此相邻布置的第一和第二导线100和200的部分的沟槽111，
在沟槽111中分别连接到第一和第二导线100和200的第一和第二下
电极151和152，以及填充沟槽111的盖层绝缘层117。沟槽111的
形成可以包括形成分别覆盖第一和第二导线100和200的第一和第二
层间电介质层112和114并对其进行图案化。
可以选择性地蚀刻第一和第二下电极151和152以在第一层间
电介质层114和盖层绝缘层117之间形成分别暴露第一和第二电极
151和152的第一和第二凹槽131a和131b。第一和第二凹槽131a
和131b可以分别沿着第一和第二导线100和200的行进方向延伸。
参考图13B，可以形成第一选择器件层161a以填充第一凹槽
131a，形成第二选择器件层162a以填充第二凹槽131b。在一些实施
例中，可以使用同一工艺同时形成第一和第二选择器件层161a和
162a。第一和第二选择器件层161a和162a的形状可以像分别沿着第
一和第二下电极151和152延伸的线。此外，第一和第二选择器件层
161a和162a可以形成为具有小于最小特征尺寸F的宽度。第一和第
二选择器件层161a和162a可以以节距Sb交替设置，节距Sb可以等
于或小于或大于最小特征尺寸F。
在一些实施例中，如参考图9B所述，第一和第二选择器件层
161a和162a可以包括：包括ZnOx、MgOx和AlOx中的至少一种的氧
化物层；包括p-Si和n-Si层的硅二极管；或者包括p-NiOx和n-TiOx
层或p-CuOx和n-TiOx层的氧化物二极管。
参考图13C，参考图12D描述的工艺可用于在盖层绝缘层117
和第二层间电介质114上形成数据存储层300、上电极400和第三导
线500。数据存储层300、上电极400和第三导线500可以形成为与
第一导线100的行进方向交叉。线形的第一和第二选择器件层161a
和162a可以被图案化以形成岛形的第一和第二选择器件161和162，
如图5A所示。该图案化工艺可以使用线形的第三导线500作为蚀刻
掩膜执行。所得到的结构可以构造地像图5A的半导体存储器器件22，
其中包括线形的第一和第二下电极151和152以及岛形的第一和第二
选择器件161和162。
在其它实施例中，可以执行使用线形的第三导线500作为蚀刻
掩膜的图案化工艺以进一步蚀刻线形的第一和第二下电极151和
152。所得到的结构可以构造地像图5C的半导体存储器器件23，其
中包括岛形的第一和第二下电极151和152。
在又一些实施例中，第一和第二选择器件161和162可以通过
使用参考图10A至图10D描述的工艺或者参考图11A至图11C描述的
工艺形成。
图14A至图14C是示出了根据本发明概念的还有一些其它示例
性实施例的制造半导体存储器器件的方法的截面图。
参考图14A，第一和第二导线100和200可以以这样的方式形成：
它们在垂直截面图中交替设置在衬底90上。此外，第一和第二层间
电介质层112和114可以形成在衬底90上以覆盖第一和第二导线100
和200。可以对第一和第二层间电介质层112和114进行图案化以形
成暴露彼此相邻布置的第一和第二导线100和200的部分的沟槽
111。可以在沟槽111中同时形成第一和第二下电极151和152，可
以形成盖层绝缘层117以填充沟槽111。第一和第二下电极151和152
可以分别连接到第一和第二导线100和200。在一些实施例中，第一
和第二导线100和200可以形成为具有与最小特征尺寸F基本相同的
宽度，类似于图8A的实施例。在其它实施例中，第一和第二导线100
和200可以形成为具有大于最小特征尺寸F的宽度，类似于图12A
的实施例。
可以选择性地蚀刻第一和第二下电极151和152，以在第一层间
电介质层114和盖层绝缘层117之间形成分别暴露第一和第二下电极
151和152的第一和第二凹槽131a和131b。第一和第二凹槽131a
和131b可以分别沿着第一和第二导线100和200的行进方向延伸。
参考图14B，可以形成第一数据层301以填充第一凹槽131a，
可以形成第二数据层302以填充第二凹槽131b。在一些实施例中，
第一和第二数据层301和302可以使用同一工艺同时形成。第一和第
二数据层301和302的形状可以像分别沿着第一和第二下电极151
和152延伸的线。此外，第一和第二数据层301和302可以形成为具
有小于最小特征尺寸F的宽度。
参考图14C，上电极400和第三导线500可以形成在盖层绝缘层
117和第二层间电介质层114上以与第一和第二导线100和200的行
进方向交叉。上电极400和第三导线500可以形成为具有线的形状。
所得到的结构可以构造得像图6A的半导体存储器器件30，其中包括
线形的第一和第二数据层301和302。参考图14A至图14C描述的双
交叉点阵列结构可以垂直叠置以形成图7C的叠层型半导体存储器器
件42。
在其它实施例中，可以执行使用线形的第三导线500作为蚀刻
掩膜的图案化工艺，来进一步蚀刻线形的第一和第二数据层301和
302。所得到的结构可以构造得像图6B的半导体存储器器件31，其
中包括岛形的第一和第二数据层301和302。
图15A至图15C是示出了根据本发明概念的另外的示例性实施
例的制造半导体存储器器件的方法的截面图。
参考图15A，参考图14A描述的工艺可以用于使第一和第二下电
极151和152凹陷并且形成第一和第二凹槽131a和131b。
参考图15B，可以形成第一选择器件层161a和第一数据层301
来填充第一凹槽131a，同时可以形成第二选择器件层162a和第二数
据层302来填充第二凹槽131b。第一选择器件层161a和第一数据层
301可以形成为具有沿着第一下电极151的行进方向延伸的线的形
状，第二选择器件层162a和第一数据层302可以形成为具有沿着第
二下电极152的行进方向延伸的线的形状。在一些实施例中，第一和
第二选择器件层161a和162a以及第一和第二数据层301和302可以
形成为具有小于最小特征尺寸F的宽度。
参考图15C，上电极400和第三导线500可以形成在盖层绝缘层
117和第二层间电介质层114上以与第一和第二导线100和200的行
进方向交叉。上电极400和第三导线500可以形成为具有线的形状。
可以执行使用第三导线500作为蚀刻掩膜的图案化工艺来蚀刻线形
的第一和第二数据层301和302以及线形的第一和第二选择器件层
161a和162a。所得到的结构可以构造地像图6C的半导体存储器器件，
其中岛形第一选择器件161和岛形第一数据层301布置在第一下电极
151上，岛形第二选择器件162和岛形第二数据层302布置在第二下
电极152上。
示例性实施例的应用
图16A是示出了包括根据本发明概念的示例性实施例的半导体
存储器器件的存储器卡的框图。图16B是示出了包括根据本发明概念
的示例性实施例的半导体存储器器件的信息处理系统的框图。
参考图16A，存储器卡1200可包括控制主机和存储器装置1210
之间的一般数据交换的存储器控制器1220。静态随机存取存储器
（SRAM）1221可以用作处理单元1222的操作存储器。主机接口1223
可以包括连接到存储器卡1200的主机的数据交换协议。纠错块1224
可以检测和纠正包含在从多位存储器装置1210读取的数据中的错
误。存储器接口1225可以与存储器装置1210相接口。处理单元1222
可以执行用于存储器控制器1220的数据交换的一般控制操作。存储
器装置1210可以包括根据本发明概念的示例性实施例的半导体存储
器器件10至13、20至23、30至32以及40至42。
参考图16B，可以使用存储器系统1310实现信息处理系统1300，
存储器系统1310包括根据本发明概念的示例性实施例的半导体存储
器器件10至13、20至23、30至32以及40至42中的至少一种。例
如，信息处理系统1300可以是移动装置和/或桌上计算机。在一些实
施例中，除了存储器系统1310外，信息处理系统1300还可以包括调
制解调器1320、中央处理单元（CPU）1330、RAM 1340以及用户接口
1350，它们电连接到系统总线1360。存储器系统1310可以包括存储
器装置1311和存储器控制器1312。在一些实施例中，存储器系统1310
可以配置成基本与参考图16A描述的存储器系统相同。CPU 1330处
理的数据和/或来自外部的输入可以存储在存储器系统1310中。在一
些实施例中，存储器系统1310可以用作固态驱动器（SSD）的一部分，
在这种情况下，信息处理系统1300可以稳定且可靠地在存储器系统
1310中存储大量数据。尽管未示出，对于本领域技术人员清楚的是，
例如应用芯片组、照相机图像传感器、照相机图像信号处理器（ISP）、
输入/输出装置等也可以包含在根据本发明概念的信息处理系统
1300中。
尽管已经示出和描述了本发明的总体概念的几个实施例，但是
本领域技术人员可以理解在不背离总体发明概念的原则和精神的情
况下，可以对这些实施例作出改变，在所附权利要求及其等效物中限
定了本发明概念的范围。