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1、(10)申请公布号 CN 102842583 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 2 5 8 3 A *CN102842583A* (21)申请号 201210209103.X (22)申请日 2012.06.20 13/165,868 2011.06.22 US H01L 27/12(2006.01) H01L 21/76(2006.01) (71)申请人 NXP股份有限公司 地址荷兰艾恩德霍芬 (72)发明人马尔腾雅各布思斯万尼伯格 杜桑戈卢保维克 (74)专利代理机构中科专利商标代理有限责任 公司 11021 代理人倪斌 (54) 发明名称 流电隔离。
2、器件和方法 (57) 摘要 多种示例实施例涉及一种隔离器件，所述隔 离器件包括半导体层和绝缘层。所述绝缘层将半 导体层的中心部分绝缘。高电压端子与绝缘层相 连，第一低电压端子与半导体层的第一非绝缘部 分相连，以及第二低电压端子与半导体层的第二 非绝缘部分相连。第一低电压端子和第二低电压 端子经由半导体层电连接。施加到高电压端子的 电压影响半导体层的电导率。高电压端子与第一 低电压端子和第二低电压端子流电隔离。 (30)优先权数据 (51)Int.Cl. 权利要求书2页 说明书9页 附图13页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 9 页 附图 。
3、13 页 1/2页 2 1.一种隔离器件，包括： 半导体层； 绝缘层，其中所述绝缘层将半导体层的中心部分绝缘； 高电压端子，与绝缘层交界； 第一低电压端子，与半导体层的第一非绝缘部分交界；以及 第二低电压端子，与半导体层的第二非绝缘部分交界； 其中所述第一低电压端子和所述第二低电压端子经由半导体层电连接，并且 其中施加到高电压端子的电压影响半导体层的电导率。 2.根据权利要求1所述的隔离器件，其中，所述高电压端子与所述第一低电压端子和 所述第二低电压端子流电隔离。 3.根据权利要求1所述的隔离器件，其中，所述半导体层是n型半导体。 4.根据权利要求1所述的隔离器件，其中，所述半导体层是p型半导。
4、体。 5.根据权利要求1所述的隔离器件，其中，用比所述半导体层的中心部分更多的掺杂 剂对所述半导体层的非绝缘部分进行掺杂。 6.根据权利要求3所述的隔离器件，其中，施加到所述高电压端子的电压与所述半导 体层的电导率具有实质上线性关系。 7.根据权利要求1所述的隔离器件，其中，施加到所述高电压端子的电压大于100伏 特。 8.一种隔离电系统的方法，包括： 向隔离器件的高电压端子施加第一电压，其中所述第一电压包括信息信号； 将所述隔离器件的第一低电压端子连接至第二电压电位； 将所述隔离器件的第二低电压端子连接至第三电压电位；以及 通过测量所述第一低电压端子和所述第二低电压端子处的电压、电流、电阻和。
5、电导率 中的至少一个，从所述信息信号中获得信息， 其中，所述第一电压影响所述隔离器件的半导体层的电导率。 9.根据权利要求8所述的方法，其中，所述高电压端子与所述第一低电压端子和所述 第二低电压端子流电隔离。 10.根据权利要求8所述的方法，其中，所述半导体层是n型半导体。 11.根据权利要求8所述的方法，其中，所述半导体层是p型半导体。 12.根据权利要求8所述的方法，其中，所述第一电压与所述半导体层的电导率具有实 质上线性关系。 13.根据权利要求8所述的方法，其中，所述第一电压大于100伏特。 14.一种制造隔离器件的方法，包括： 利用绝缘层将半导体层的中心部分绝缘； 将高电压端子连接至。
6、所述绝缘层； 将第一低电压端子连接至所述半导体层的第一非绝缘部分；以及 将第二低电压端子连接至所述半导体层的第二非绝缘部分， 其中所述第一低电压端子和所述第二低电压端子经由所述半导体层电连接，并且 其中施加到所述高电压端子的电压影响所述半导体层的电导率。 权 利 要 求 书CN 102842583 A 2/2页 3 15.根据权利要求14所述的方法，其中，所述高电压端子与所述第一低电压端子和所 述第二低电压端子流电隔离。 16.根据权利要求14所述的方法，其中，所述半导体层是n型半导体。 17.根据权利要求14所述的方法，其中，所述半导体层是p型半导体。 18.根据权利要求14所述的方法，还包。
7、括：用比所述半导体层的中心部分更多的掺杂 剂对所述半导体层的非绝缘部分进行掺杂。 19.根据权利要求18所述的方法，其中，施加到所述高电压端子的电压与所述半导体 层的电导率具有实质上线性关系。 20.根据权利要求14所述的方法，其中，施加到所述高电压端子的电压大于100伏特。 权 利 要 求 书CN 102842583 A 1/9页 4 流电隔离器件和方法 技术领域 0001 这里公开的各个示例实施例总体涉及流电隔离器件和方法。 背景技术 0002 流电隔离是一种将电系统的各个部分隔离的技术。防止电流从电系统的一部分直 接移动至另一部分。通过使用例如电容耦合、电感耦合、磁耦合、光耦合以及射频耦。
8、合等，仍 然可以在电系统的各个部分之间交换能量或信息。 0003 流电隔离可以用在以下情况：两个或更多个电路需要通信，但是至少一个电路中 的电压和/或电流处于可能对其他电路有害的水平。 发明内容 0004 提供了多种示例实施例的简要概述。在以下概述中进行了一些简化和省略，这旨 在强调和介绍不同示例实施例的一些方面，而不是为了限制本发明的范围。在后面的部分 中将给出优选示例实施例的详细描述，所述优选示例实施例的详细描述足以使本领域技术 人员能够实现和使用本发明的构思。 0005 多种示例实施例涉及一种隔离器件，包括：半导体层；绝缘层，其中所述绝缘层将 半导体层的中心部分绝缘；高电压端子，与绝缘层。
9、相连；第一低电压端子，与半导体层的第 一非绝缘部分相连；以及第二低电压端子，与半导体层的第二非绝缘部分相连；其中，第一 低电压端子和第二低电压端子经由半导体层电连接，并且施加到高电压端子的电压影响半 导体层的电导率。 0006 多种示例实施例还涉及一种隔离电系统的方法，包括：向隔离器件的高电压端子 施加第一电压，其中第一电压包括信息信号；将隔离器件的第一低电压端子连接至第二电 压电位；将隔离器件的第二低电压端子连接至第三电压电位；以及通过测量第一低电压端 子和第二低电压端子处的电压、电流、电阻和电导率中的至少一个，从所述信息信号中获得 信息，其中，第一电压影响隔离器件的半导体层的电导率。 00。
10、07 多种示例实施例还涉及一种制造隔离器件的方法，包括：利用绝缘层将半导体层 的中心部分绝缘；将高电压端子连接至绝缘层；将第一低电压端子连接至半导体层的第一 非绝缘部分；以及将第二低电压端子连接至半导体层的第二非绝缘部分，其中，第一低电压 端子和第二低电压端子经由半导体层电连接，并且施加到高电压端子的电压影响半导体层 的电导率。 0008 在一些实施例中，高电压端子与第一低电压端子和第二低电压端子流电隔离。在 一些实施例中，半导体层是n型半导体。在一些实施例中，半导体层是p型半导体。在一些 实施例中，用比半导体层的中心部分更多的掺杂剂对半导体层的非绝缘部分进行掺杂。在 一些实施例中，施加到高电。
11、压端子的电压与半导体层的电导率具有实质上线性关系。在一 些实施例中，施加到高电压端子的电压大于100伏特。 说 明 书CN 102842583 A 2/9页 5 附图说明 0009 为了更好地理解各个示例实施例，参考附图，其中： 0010 图1示出了绝缘体上硅(SOI)隔离器件的实施例的截面图； 0011 图2示出了SOI隔离器件的实施例的备选截面图； 0012 图3示出了电导率和电压之间关系的近似； 0013 图4示出了体材料硅隔离器件的实施例； 0014 图5示出了体材料硅隔离器件的备选实施例； 0015 图6示出了传统的缓冲器电路； 0016 图7示出了高电压缓冲器电路的示例； 0017。
12、 图8示出了高电压差分电路的示例； 0018 图9a示出了隔离器件的实施例的平面图； 0019 图9b示出了图9a的隔离器件沿着线9b的截面图； 0020 图9c示出了隔离器件的平面图； 0021 图9d示出了图9c的隔离器件沿着线9d的截面图； 0022 图9e示出了隔离器件的平面图； 0023 图9f出了图9e的隔离器件沿着线9f的截面图； 0024 图9g示出了隔离器件的平面图； 0025 图9h示出了图9g的隔离器件沿着线9h的截面图； 0026 图9i示出了隔离器件的实施例的截面图； 0027 图10示出了隔离器件的备选实施例； 0028 图11a示出了隔离器件的截面图； 0029 。
13、图11b示出了隔离器件的截面图； 0030 图11c示出了隔离器件的截面图；以及 0031 图12示出了隔离器件的备选实施例。 具体实施方式 0032 现在参考附图，附图中相似的数字表示相似的组件或步骤，公开了个示范实施例 的广泛方面。本领域技术人员应理解，本文中的任何框图都是体现本发明原理的说明性电 路的概念图。 0033 根据上文，不同示例实施例可以提供流电隔离。可以在隔离阻挡物上传递信息，同 时使得输入端子和输出端子保持流电隔离。 0034 前述例如电容耦合、电感耦合、磁耦合、光耦合和射频耦合之类的流电隔离方法具 有多种缺点。例如，承载信息的信号的频率可能具有有限的带宽，和/或输入端子处。
14、的电压 电平可能具有有限的范围。 0035 本发明的多种实施例可以提供具有改善的带宽(包括DC信号)、改善的电压范围 和/或紧凑的设计以及其他附加优点的流电隔离。 0036 图1示出了绝缘体上硅(SOI)隔离器件100的实施例的截面图。有源硅层102可 以通过氧化硅层104与体材料硅(未示出)隔离。氧化硅层104的厚度可以改变。有源硅 层102可以被第一氧化物隔离物106和第二氧化物隔离物108包围。高电压隔离氧化物110 说 明 书CN 102842583 A 3/9页 6 可以位于有源硅层102上方，从而在第一氧化物隔离物106和高电压隔离氧化物110之间 形成第一有源硅沟道112，在第二。
15、氧化物隔离物108和高电压隔离氧化物110之间形成第二 有源硅沟道114。第一低电压金属化层116可以位于第一有源沟道112上方，第二低电压金 属化层118可以位于第二有源沟道114上方。第一低电压金属化层116可以形成第一低电 压端子120，以及第二低电压金属化层118可以形成第二低电压端子122。高电压金属化层 124可以位于高电压隔离氧化物110上方。高电压金属化层124可以形成高电压端子126。 0037 有源硅层102可以以具有足够少的产生/复合中心的其他半导体材料(例如，锗) 来实现。氧化硅层104、第一氧化物隔离物106、第二氧化物隔离物108和高电压隔离氧化 物110可以以各种。
16、其他电介质材料来实现，例如，氧化硅、氮化硅和/或具有一些氮含量的 氧化硅。第一氧化物隔离物106、第二氧化物隔离物108和高电压隔离氧化物110可以以相 同材料来形成。当从上方看时，第一氧化物隔离物106和第二氧化物隔离物108可以汇合 (join)来包围有源硅层102。当从上方看时，第一氧化物隔离物106和第二氧化物隔离物 108也可以与高电压隔离氧化物110汇合。 0038 高电压隔离氧化物110可以将高电压端子126与第一低电压端子120和第二低电 压端子122流电隔离。在保持流电隔离的同时可以向高电压端子126施加的最大电压可以 由高电压氧化物110的厚度和材料特性来确定。 0039 。
17、可以用一种类型的杂质(n型或p型)对有源硅层102进行掺杂。有源硅层102 中的电荷载流子可以是诸如砷和磷等施主杂质的电子或诸如硼和铟等受主杂质的空穴。 0040 当没有向高电压端子126施加电压时，在第一低电压端子120和第二低电压端子 122之间测量的器件100的电导率可以为G 0 q e N Wt si /L，其中q e 是电子电量，是有源 硅层102中的电荷载流子的迁移率，N是电荷载流子的浓度，W是器件100的宽度(即，垂直 于图1所示横截面的方向)，t si 是有源硅层102的厚度，以及L是第一低电压端子120和第 二低电压端子122之间的长度。 0041 当向高电压端子126施加电。
18、压时，可以利用所施加的电压来调节高电压隔离氧化 物110下方区域128中的电荷载流子的量。因此，高电压端子126可以影响器件100的电 导率。 0042 如果利用施主杂质对有源硅层102进行掺杂，则向高电压端子126施加的正电压 可以增加高电压隔离氧化物110下方区域128中的电荷浓度。电荷浓度可以由QC HV V HV 来度量，其中，C HV 是高电压隔离氧化物110的电容，以及V HV 是施加到高电压端子126的电 压。电容C HV WLe 0 e r /t ox ，其中W是高电压金属化层124的宽度，L是高电压金属化层124 的长度，e 0 真空介电常数，e r 是高电压隔离氧化物110。
19、的相对介电常数，以及t ox 是高电压 隔离氧化物110的厚度。因此，器件100的电导率可以随着电荷浓度的增加而线性地增加。 当向高电压端子126施加负电压时，有源硅层102可以将高电压隔离氧化物110下方区域 128中的电荷载流子耗尽，并且器件100的电导率可以线性降低。 0043 如果利用受主杂质对有源硅层102进行掺杂，则施加到高电压端子126的正电压 可以降低器件100的电导率，而施加到高电压端子126的负电压可以增加器件100的电导 率。 0044 可以利用由施加到高电压端子126的电压在高电压隔离氧化物110上产生的垂直 电场，来实现有源硅层102的区域128中的电荷积累或耗尽。 。
20、说 明 书CN 102842583 A 4/9页 7 0045 如果沿两个横向方向均匀地对有源硅层102进行掺杂，则在第一低电压端子120 和第二低电压端子122之间的电流可以是IG 0 V LV (1+V HV )/(1+RG 0 (1+V HV )，其中V LV 是 第一低电压端子120和第二低电压端子122之间的电位差，V HV 是施加到高电压端子126的 电压，G 0 q e NWt si /L并且R sh C HV ，其中R sh 1/(q e Nt si )。值R与有源硅层102 在长度L R 上的电阻成比例，其中L R 是L(第一低电压端子120和第二低电压端子122之间 的长度。
21、)和L HV (高电压金属化层124的长度)之间的差值，如图2所示。 0046 图2示出了SOI隔离器件100的实施例的备选截面图。如图2所示，图1的有源 硅层102可以包括第一低电压有源硅区域202、第二低电压有源硅区域204和有源硅区域 206。类似于图1，器件100包括氧化硅层104、第一氧化物隔离物106、第二氧化物隔离物 108、高电压隔离氧化物110、第一低电压金属化层116、第二低电压金属化层118、第一低电 压端子120、第二低电压端子122、高电压金属化层124和高电压端子126。 0047 上述值R可以不会受到施加到高电压端子126的电压的影响。因此，值R可以影 响电流I与。
22、施加到高电压端子126的电压之间的关系的线性度。可以通过用比高电压隔离 氧化物110下方的有源硅区域206更大量的掺杂剂对第一低电压有源硅区域202和第二低 电压有源硅区域204进行掺杂，来减小值R对总电流I的贡献，如图2所示。低电压有源硅 区域202和204中的高掺杂浓度可以使得这些区域中的电阻是可忽略的，从而使值R足够 小以至于可以忽略。因此，第一低电压端子120和第二低电压端子122之间的电流可以近 似为IG 0 V LV (1+V HV )，或等同地GG 0 (1+V HV )，其中G是当向高电压端子126施加电 压时器件100的电导率。 0048 图3示出了在高电压端子126处电导率。
23、G与电压V HV 之间的线性关系的近似。电 导率G与电压V HV 之间的关系可以允许从高电压端子126向第一低电压端子120和第二低 电压端子122传送信息，同时保持端子流电隔离。 0049 图4示出了体材料硅隔离器件400的实施例。在该实施例中，n型有源硅层402可 以位于p型体材料硅衬底404上方，而没有中等氧化物层。n型有源硅层402可以被第一氧 化物隔离物406和第二氧化物隔离物408包围。高电压隔离氧化物410可以位于n型有源 硅层402上方，从而在第一氧化物隔离物406和高电压隔离氧化物410之间形成第一有源 硅沟道412，以及在第二氧化物隔离物408和高电压隔离氧化物410之间形。
24、成第二有源硅沟 道414。第一低电压金属化层416可以位于第一有源硅沟道412上方，以及第二低电压金属 化层418可以位于第二有源硅沟道414上方。第一低电压金属化层416可以形成第一低电 压端子420，第二低电压金属化层418可以形成第二低电压端子422。高电压金属化层424 可以位于高电压隔离氧化物410上方。高电压金属化层424可以形成高电压端子426。 0050 有源硅层402和体材料硅衬底404可以以其他半导体材料(例如，锗)来实现。第 一氧化物隔离物406、第二氧化物隔离物408和高电压隔离氧化物410可以以各种其他电介 质材料来实现，例如，氧化硅、氮化硅和/或具有一些氮含量的氧化。
25、硅。第一氧化物隔离物 406、第二氧化物隔离物408和高电压隔离氧化物410可以以相同材料来形成。当从上方看 时，第一氧化物隔离物406和第二氧化物隔离物408可以汇合来包围有源硅层402。当从上 方看时，第一氧化物隔离物406和第二氧化物隔离物408也可以与高电压隔离氧化物410 汇合。 0051 高电压隔离氧化物410可以将高电压端子426与第一低电压端子420和第二低电 说 明 书CN 102842583 A 5/9页 8 压端子422流电隔离。在保持流电隔离的同时可以向高电压端子426施加的最大电压可以 由高电压氧化物410的厚度和材料特性来确定。 0052 器件400可以类似于图1和。
26、图2所示的器件100来操作，只要n型有源硅层402 中的电位高于p型体材料硅衬底404的电位。例如，如果p型体材料硅衬底404保持在地 电位，则可以向第一低电压端子420和第二低电压端子422施加正电位。 0053 类似于图2，可以用比高电压隔离氧化物410下方的区域更大量的掺杂剂对在第 一低电压金属化层416和第二低电压金属化层418下方的n型有源硅层402的区域进行掺 杂。当在那些区域中使用更大量的掺杂剂时，器件400的电导率可以与施加到高电压端子 426的电压成近似线性关系。 0054 图5示出了体材料硅隔离器件500的备选实施例。在该实施例中，p型有源硅层 502可以位于p型体材料硅衬。
27、底504上方，其中掩埋n型阱503位于衬底504和有源硅层 502之间。p型有源硅层502可以被第一氧化物隔离物506和第二氧化物隔离物508围绕。 高电压隔离氧化物510可以位于p型有源硅层502上方，从而在第一氧化物隔离物506和 高电压隔离氧化物510之间形成第一有源硅沟道512，以及在第二氧化物隔离物508和高 电压隔离氧化物510之间形成第二有源硅沟道514。第一低电压金属化层516可以位于第 一有源硅沟道512上方，以及第二低电压金属化层518可以位于第二有源硅沟道514上方。 第一低电压金属化层516可以形成第一低电压端子520，以及第二低电压金属化层518可以 形成第二低电压端。
28、子522。高电压金属化层524可以位于高电压隔离氧化物510上方。高 电压金属化层524可以形成高电压端子526。 0055 有源硅层502、阱503和硅衬底504可以以其他半导体材料(例如，锗)来实现。 第一氧化物隔离物506、第二氧化物隔离物508和高电压隔离氧化物510可以以各种其他 电介质材料来实现，例如，氧化硅、氮化硅和/或具有一些氮含量的氧化硅。第一氧化物隔 离物506、第二氧化物隔离物508和高电压隔离氧化物510可以以相同材料来形成。当从 上方看时，第一氧化物隔离物506和第二氧化物隔离物508可以汇合以包围有源硅层502。 当从上方看时，第一氧化物隔离物506和第二氧化物隔离。
29、物508也可以与高电压隔离氧化 物510汇合。 0056 高电压隔离氧化物510可以将高电压端子526与第一低电压端子520和第二低电 压端子522流电隔离。在保持流电隔离的同时可以向高电压端子526施加的最大电压可以 由高电压氧化物510的厚度和材料特性来确定。 0057 器件500可以类似于图1和图2所示的器件100来操作。例如，在衬底504处于 地电位的情况下，如果向第一低电压端子520和第二低电压端子522施加正电位，则可以将 掩埋n型阱503偏置到等于或大于这两个正电位的较高者的电压电平，以确保p型体材料 硅衬底504的反向偏置。反向偏置可以防止p型有源硅层502、p型体材料硅衬底5。
30、04和掩 埋n型阱503之间的显著泄漏。 0058 类似于图2，可以用比高电压隔离氧化物510下方的区域更大量的掺杂剂对在第 一低电压金属化层516和第二低电压金属化层518下方的p型有源硅层502的区域进行掺 杂。当那些区域中使用更大量的掺杂剂时，器件500的电导率可以与施加到高电压端子526 的电压成近似线性关系。 0059 图6示出了可以用于适应高电压的传统缓冲器电路600。该电路可以包括第一电 说 明 书CN 102842583 A 6/9页 9 阻器602、第二电阻器604、放大器606、高电压输入节点608、输出节点610以及基准电压源 612。第一电阻器602和第二电阻器604可。
31、以形成分压器，并且可以使输入至放大器606的 电压减小。放大器606的正输入端子处的电压可以被定义为，V + V HV R i2 /(R i1 +R i2 )，其中V HV 是在节点608处输入的电压，R i1 是第一电阻器602的电阻，以及R i2 是第二电阻器604的电 阻。第一电阻器602和第二电阻器604可以具有较大的电阻，以减小电路600的电流(其 中IV HV /(R i1 +R i2 )，从而降低电路600的峰值耗散。然而，具有较大电阻值的电阻器可能 占用缓冲器电路600的大量面积。因此，难以将缓冲器电路600实现为既具有低功耗又具 有小的电路面积。 0060 图7示出了使用本发。
32、明实施例的高电压缓冲器电路700的示例。电路700可以包 括隔离器件702、放大器704、高电压输入节点706、输出节点708、基准电流源710以及基准 电压源712。基准电流源710可以连接至隔离器件702的第一低电压端子714。隔离器件 702的第二低电压端子716可以连接至接地。高电压输入节点可以连接至隔离器件702的 高电压端子718。隔离器件702的体材料硅节点720可以连接至接地。 0061 隔离器件702可以使高电压输入节点706与电路700的其余部分流电隔离。然而， 如果在高电压输入节点706处输入具有高电压的波形，则在输出节点708处可能会输出具 有低电压的实质上类似的波形。。
33、随着高电压波形的调制，隔离器件702的电导率G也会按 照上述关系被调制。由于可以由基准电流源710向第一低电压端子714供应恒定电流，所 以放大器704的正端子处的电压可以由隔离器件702的电导率来调制。然后可以由缓冲器 电路700以期望的电压电平来输出通过电导率调制后的电压。 0062 缓冲器电路700的面积可以明显小于图6所示的缓冲器电路600。隔离器件702 的尺寸可以取决于器件的期望灵敏度。灵敏度可以确定可以施加到隔离器件702的高电压 端子718的电压范围。灵敏度可以取决于有源硅层中掺杂剂的量以及隔离器件702中不同 组件的维度(例如，宽度、长度和厚度)。 0063 图8示出了使用本。
34、发明实施例的差分电路800的示例。该电路可以包括第一隔离 器件802、第二隔离器件804、放大器806、第一高电压输入节点808、第二高电压输入节点 810、输出节点812、第一基准电流源814和第二基准电流源816。 0064 第一基准电流源814可以连接至第一隔离器件802的第一低电压端子818。第一 隔离器件802的第二低电压端子820可以连接至接地。第一高电压输入节点808可以连接 至第一隔离器件802的高电压端子822。第一隔离器件802的体材料硅节点824可以连接 至接地。 0065 第二基准电流源816可以连接至第二隔离器件804的第一低电压端子826。第二 隔离器件804的第二。
35、低电压端子828可以连接至接地。第二高电压输入节点810可以连接 至第二隔离器件804的高电压端子830。第二隔离器件804的体材料硅节点832可以连接 至接地。 0066 第一基准电流源814和第二基准电流源816可以分别产生通过隔离器件802和 804的电流I。可以向第一高电压输入节点808施加第一高电压V HV 。可以向第二高电压输 入节点810施加第二高电压V HV +v i 。第二高电压可以具有叠加在V HV 上的小信号v i 。第一高 电压V HV 可以将第一隔离器件802的电导率修改为G 1 。第二高电压V HV +v i 可以将第二隔离 器件804的电导率修改为G 2 。电导率。
36、G 1 和G 2 的差值可以与输入电压之间的差值(即，v i ) 说 明 书CN 102842583 A 7/9页 10 成比例。放大器806输出的电压可以是V o (1/G 1 -1/G 2 )I。因此，输出电压V o 可以与小信 号v i 成比例。高电压节点808和810可以通过隔离器件802和804而与输出节点812隔 离。 0067 可以利用SOI晶片使用LOCOS隔离来制造本发明的一些实施例。图9a-9i示出了 制造工艺的不同示例阶段。图9a示出了隔离器件900的实施例的平面图。在所示的制造 阶段，隔离器件900的上表面可以包括有源Si层906和SiN硬掩模910。图9b示出了隔离 。
37、器件900的沿着线9b的截面图。隔离器件900可以包括Si衬底902、绝缘体层904和有源 Si层906。可以在隔离器件900的有源Si层906上热生长SiO 2 牺牲层908。然后可以在 SiO 2 牺牲层902上沉积SiN硬掩模910。可以利用光致抗蚀剂(未示出)来保护SiN硬掩 模910的一部分，并且使用光刻将SiN的其余部分蚀刻掉。可以使用干法蚀刻和/或湿法 蚀刻来去除SiO 2 的未被SiN硬掩模910覆盖的部分，从而得到图9a和9b所示的结构。 0068 图9c示出了隔离器件900的平面图。在该制造阶段，隔离器件900的上表面可以 包括SiN硬掩膜910和SiO 2 隔离物912。。
38、图9d示出了隔离器件900沿着线9d的截面图。 隔离器件900可以包括Si衬底902、绝缘体层904、有源Si层906、SiO 2 牺牲层908、SiN硬 掩模910和SiO 2 隔离物912。可以在有源Si层906的未被SiN硬掩膜910覆盖的部分上 热生长SiO 2 隔离物912，从而得到图9c和9d所示的结构。 0069 在该阶段之后，可以通过湿法蚀刻工艺来去除SiN硬掩膜910。然后可以利用例如 As、P、B或In来对有源Si层906进行掺杂。可以基于隔离器件900的期望灵敏度和/或 期望应用，来选择掺杂的量和/或掺杂的类型。在掺杂之后，可以对隔离器件的表面进行清 洗。 0070 图9。
39、e示出了隔离器件900的另一平面图。在该制造阶段，隔离器件900的上表面 可以包括SiO 2 隔离物912、SiO 2 高电压隔离层914和另一SiN硬掩膜918。图9f出了隔离 器件900沿着线9f的截面图。隔离器件900可以包括Si衬底902、绝缘体层904、有源Si 层906、SiO 2 隔离物912、SiO 2 高电压隔离层914、另一SiO 2 牺牲层916和SiN硬掩膜918。 在上述清洗步骤之后，可以热生长SiO 2 牺牲层916，接着沉积SiN硬掩膜918。可以使用光 刻法来蚀刻掉SiN的一部分，留下如图9e和9f所示的SiN硬掩膜918。可以在不受SiN硬 掩膜918保护的区。
40、域中生长SiO 2 高电压隔离层914，并且可以进一步生长SiO 2 隔离物912， 从而增加SiO 2 高电压隔离层914和SiO 2 隔离物912的厚度，得到图9e和9f所示的结构。 针对SiO 2 隔离物912的两个生长步骤(即，图9d和9f)可以确保有源Si层906完全被隔 离。 0071 可以基于隔离器件900可以良好工作的期望高电压来选择SiO 2 高电压隔离层914 的厚度。如果施加到隔离器件的高电压端子的电压(V HV )远高于施加到低电压端子的电压， 则隔离器件可以良好工作的高电压可以由V HV E OX t HV 来确定，其中，E OX 是SiO 2 的临界电场 (大约5-。
41、10MV/cm)，以及t HV 是SiO 2 高电压隔离层914的厚度。 0072 图9g示出了隔离器件900的另一平面图。在该制造阶段，隔离器件900的上表面 可以包括有源Si层906、SiO 2 隔离物912、SiO 2 高电压隔离层914和多晶Si层920。图9h 示出了隔离器件900沿着线9h的截面图。隔离器件900可以包括Si衬底902、绝缘体层 904、有源Si层906、SiO 2 隔离物912、SiO 2 高电压隔离层914和多晶Si层920。在去除了 图9e和9f所示的SiN硬掩膜918和SiO 2 牺牲层916之后，可以沉积并蚀刻多晶Si层920， 说 明 书CN 10284。
42、2583 A 10 8/9页 11 从而得到图9g和9h所示的结构。 0073 在该阶段，可以使用与上述相同的掺杂剂来对有源Si层906的外露部分进行附加 的掺杂。所示附加的掺杂可以降低有源Si层906的部分的电阻率。也可以对多晶Si层 920进行掺杂。 0074 图9i示出了在另一制造阶段的隔离器件900的实施例的截面图。隔离器件900 可以包括Si衬底902、绝缘体层904、有源Si层906、SiO 2 隔离物912、SiO 2 高电压隔离层 914、多晶Si层920、电介质层922和金属化层924。可以使用标准技术来实现电介质层922 和金属化层924。金属化层924可以连接至有源Si层。
43、906和多晶Si层920。金属化层924 可以形成第一低电压端子926、第二低电压端子928和高电压端子930。 0075 在图9a-9i所示的阶段中，Si衬底902和有源Si层906可以以其他半导体材料 (例如，锗)来实现。绝缘体层904、SiO 2 隔离物912、SiO 2 高电压隔离层914和电介质层 922可以以各种其他电介质材料来实现，例如氧化硅、氮化硅和/或具有一些氮含量的氧化 硅。 0076 图10示出了隔离器件1000的备选实施例，隔离器件1000可以使用与图9a-9i所 示出和描述的制造方法相类似的制造方法。隔离器件1000可以包括Si衬底1002、绝缘体 层1004、有源S。
44、i层1006、SiO 2 隔离物1012、SiO 2 高电压隔离层1014、电介质层1022a、1002b 和1002c、以及金属化层1024。金属化层1024可以形成第一低电压端子1026、第二低电压 端子1028和高电压端子1030。 0077 Si衬底1002和有源Si层1006可以以其他半导体材料(例如，锗)来实现。绝 缘体层1004、SiO 2 隔离物1012、SiO 2 高电压隔离层1014和电介质层1022a、1022b和1022c 可以以各种其他电介质材料来实现，例如氧化硅、氮化硅和/或具有一些氮含量的氧化硅。 0078 电介质层1022a、1022b和1022c可以允许与其他。
45、半导体器件一起更高效地制造隔 离器件1000，并且可以改善有源Si层1006的隔离。电介质层1022a、1022b和1022c的厚 度和材料特性以及SiO 2 高电压隔离层1014的厚度和材料特性可以影响隔离器件1000能 够工作的高电压。因此，隔离器件1000可以被设计为比图9a-9i所示的隔离器件900工作 在更高的电压下。在一些实施例中，施加到高电压端子1030的电压可以超过1000伏特。 0079 可以利用SOI晶片使用浅沟槽隔离(STI)工艺来制造本发明的一些实施例。图 11a-11c示出了制造工艺的不同示例阶段。图11a示出了隔离器件1100的截面图。隔离器 件1100可以包括Si。
46、衬底1102、绝缘体层1104、有源Si层1106和中等沟槽隔离物1108。 中等沟槽隔离物1108可以包括SiO 2 部分1110和多晶Si部分1112。中等沟槽隔离物1108 可以隔离有源Si层1106的一部分。可以利用例如As、P、B或In对有源Si层1106的隔离 部分进行掺杂。可以基于隔离器件1100的期望灵敏度和/或期望应用来选择掺杂的量和 /或掺杂的类型。 0080 图11b示出了在另一制造阶段的隔离器件1100的截面图。隔离器件1100可以 包括Si衬底1102、绝缘体层1104、有源Si层1106、中等沟槽隔离物1108和浅沟槽隔离物 1114。中等沟槽隔离物1108可以包括。
47、SiO 2 部分1110和多晶Si部分1112。可以在两个中 等沟槽隔离物1108之间的有源Si层1106中使用标准技术来实现浅沟槽隔离物1114。 0081 图11c示出了在另一制造阶段的隔离器件1100的截面图。隔离器件1100可以包 括Si衬底1102、绝缘体层1104、有源Si层1106、中等沟槽隔离物1108、浅沟槽隔离物1114、 说 明 书CN 102842583 A 11 9/9页 12 多晶Si层1116、电介质层1118和金属化层1120。中等沟槽隔离物1108可以包括SiO 2 部 分1110和多晶Si部分1112。可以使用光刻法来沉积和图案化多晶Si层1116。可以使 。
48、用标准技术来实现电介质层1118和金属化层1120。金属化层1120可以连接至有源Si层 1106和多晶Si层1116。金属化层1120可以形成第一低电压端子1122、第二低电压端子 1124和高电压端子1126。 0082 在生长电介质层(SiO 2 隔离层)1118之前，可以使用与前述相同的掺杂剂对有源 Si层1106的外露部分进行附加的掺杂。附加的掺杂可以降低有源Si层1106的部分的电 阻率。也可以对多晶Si层1116进行掺杂。 0083 在图11a-11c所示出和描述的阶段中，Si衬底1102和有源Si层1106可以以其他 半导体材料(例如，锗)来实现。绝缘体层1104、中等沟槽隔离。
49、物1108、浅沟槽隔离物1114 和电介质层1118可以以各种其他电介质材料来实现，例如氧化硅、氮化硅和/或具有一些 氮含量的氧化硅。 0084 图12示出了隔离器件1200的备选实施例，隔离器件1200可以使用与图11a-11c 所示出和描述的制造方法相类似的制造方法。隔离器件1200可以包括Si衬底1202、绝缘体 层1204、有源Si层1206、中等沟槽隔离物1208、浅沟槽隔离物1214、多晶Si层1216、电介 质层1218a、1218b、1218c、1218d和1218e以及金属化层1220。中等沟槽隔离物1208可以 包括SiO 2 部分1210和多晶Si部分1212。金属化层1220可以形成第一低电压端子1222、 第二低电压端子1224和高电压端子1226。 0085 Si衬底1202和有源Si层1206可以以其他半导体材料(例如，锗)来实现。绝缘 体层1204、中等沟槽隔。