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1、(10)申请公布号 CN 102834919 A (43)申请公布日 2012.12.19 C N 1 0 2 8 3 4 9 1 9 A *CN102834919A* (21)申请号 201080065938.1 (22)申请日 2010.12.16 12/694,808 2010.01.27 US H01L 29/78(2006.01) H01L 21/336(2006.01) (71)申请人德克萨斯仪器股份有限公司 地址美国德克萨斯州 (72)发明人 SP潘德哈尔克 (74)专利代理机构北京纪凯知识产权代理有限 公司 11245 代理人赵蓉民 (54) 发明名称 在BiCMOS工艺技术中。
2、的高电压SCRMOS (57) 摘要 一种集成电路，其包括通过在漏极区（1010） 和SCR端子（1012）周围的降低表面场（RESURF）区 （1024）形成的SCRMOS晶体管。RESURF区与漂移 区（1014）导电类型相同并且比漂移区（1014）更 重掺杂。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.09.27 (86)PCT申请的申请数据 PCT/US2010/060842 2010.12.16 (87)PCT申请的公布数据 WO2011/093953 EN 2011.08.04 (51)Int.Cl. 权利要求书3页 说明书7页 附图8页 (19)中华人民共和。
3、国国家知识产权局 (12)发明专利申请 权利要求书 3 页 说明书 7 页 附图 8 页 1/3页 2 1.一种集成电路，包含： 具有第一导电类型的半导体衬底；以及 SCRMOS晶体管，所述SCRMOS晶体管在所述衬底上形成；所述SCRMOS晶体管包括： 深阱，其在所述衬底中形成，所述深阱具有与所述第一导电类型相反的第二导电类型， 并且所述深阱包括漂移区； 降低表面场（RESURF）区，其在所述深阱中形成，从而所述RESURF区横向毗连所述漂移 区，所述RESURF区具有所述第二导电类型，其中所述RESURF区的掺杂浓度是所述漂移区的 掺杂浓度的至少两倍； 体区，其在所述深阱中形成，从而所述体。
4、区与所述RESURF区相反地横向毗连所述漂移 区，所述体区具有所述第一导电类型； MOS栅极，其在所述衬底上形成，以使所述MOS栅极与所述体区的一部分重叠； 漏极结构，其在所述漏极RESURF区中形成，所述漏极结构具有： 漏极扩散区，其具有所述第二导电类型，以使所述漏极扩散区的掺杂浓度比所述 RESURF区的所述掺杂浓度大至少三倍；以及 SCR端子，其具有所述第一导电类型；以及 源极结构，其在所述体区中形成，所述源极结构具有： 邻近所述MOS栅极的源极扩散区，其具有所述第二导电类型；以及 体接触扩散区，其具有所述第一导电类型。 2.根据权利要求1所述的集成电路，其中所述SCRMOS晶体管进一步。
5、包括第二漏极结 构，所述第二漏极结构在所述深阱中形成以使所述第二漏极结构不接触RESURF区；所述第 二漏极结构具有第二漏极扩散区，所述第二漏极扩散区具有所述第二导电类型；以及SCR 端子具有所述第一导电类型。 3.根据权利要求2所述的集成电路，其中所述SCRMOS晶体管进一步具有： 在所述深阱中的第二漂移区； 第二RESURF区，其在所述深阱中形成，从而所述RESURF区横向毗连所述第二漂移区， 所述第二RESURF区具有所述第二导电类型，其中所述第二RESURF区的掺杂浓度是所述漂 移区的掺杂浓度的至少两倍；以及 第三漏极结构，其在所述第二RESURF区中形成，所述第三漏极结构具有： 第三。
6、漏极扩散区，其具有所述第二导电类型，以使所述第三漏极扩散区的掺杂浓度比 所述第二RESURF区的所述掺杂浓度大至少三倍；以及 第三SCR端子，其具有所述第一导电类型。 4.根据权利要求1所述的集成电路，其中所述SCRMOS晶体管进一步包含： 所述第二导电类型的多个RESURF区，其在所述深阱中形成，从而每个RESURF区横向毗 连至少一个漂移区，并且每个RESURF区的掺杂浓度是所述横向毗连漂移区的掺杂浓度的 至少两倍；以及 多个漏极结构，其在所述RESURF区中形成，所述漏极结构每个都具有： 漏极扩散区，其具有所述第二导电类型，以使所述第二漏极扩散区的掺杂浓度比含有 所述漏极扩散区的所述第二。
7、RESURF区的掺杂浓度大至少三倍；以及 SCR端子，其具有所述第一导电类型； 权 利 要 求 书CN 102834919 A 2/3页 3 以使所述SCRMOS晶体管中的每个漏极结构都由RESURF区围绕。 5.根据权利要求4所述的集成电路，其中所述第一导电类型是p型导电，并且所述第二 导电类型是n型导电。 6.根据权利要求4所述的集成电路，其中所述第一导电类型是n型导电，并且所述第二 导电类型是p型导电。 7.一种包括SCRMOS晶体管的集成电路，包含： 深阱，所述深阱具有所述第一导电类型并包括漂移区； 降低表面场（RESURF）区，其在所述深阱中形成，从而所述RESURF区横向毗连所述漂。
8、移 区，所述RESURF区具有所述第一导电类型，其中所述RESURF区的掺杂浓度是所述漂移区的 掺杂浓度的至少两倍； 体区，其在所述深阱中形成，从而所述体区与所述RESURF区相反地横向毗连所述漂移 区，所述体区具有与所述第一导电类型相反的第二导电类型； MOS栅极，其与所述体区的一部分重叠； 漏极结构，其在所述漏极RESURF区中形成，所述漏极结构具有： 漏极扩散区，其具有所述第一导电类型，以使所述漏极扩散区的掺杂浓度比所述 RESURF区的所述掺杂浓度大至少三倍；以及 SCR端子，其具有所述第二导电类型；以及 源极结构，其在所述体区中形成，所述源极结构具有： 邻近所述MOS栅极的源极扩散区。
9、，其具有所述第一导电类型；以及 体接触扩散区，其具有所述第二导电类型。 8.根据权利要求7所述的集成电路，其中所述SCRMOS晶体管进一步包括第二漏极 结构，所述第二漏极结构在所述深阱中形成，以使所述第二漏极结构不接触RESURF区；所 述第二漏极结构具有第二漏极扩散区，所述第二漏极扩散区具有所述第一导电类型；以及 SCR端子具有所述第二导电类型。 9.根据权利要求8所述的集成电路，其中所述SCRMOS晶体管进一步包括： 在所述深阱中的第二漂移区； 第二RESURF区，其在所述深阱中形成，从而所述RESURF区横向毗连所述第二漂移区， 所述第二RESURF区具有所述第一导电类型，其中所述第二R。
10、ESURF区的掺杂浓度是所述漂 移区的掺杂浓度的至少两倍；以及 第三漏极结构，其在所述第二RESURF区中形成，所述第三漏极结构具有： 第三漏极扩散区，其具有所述第一导电类型，以使所述第三漏极扩散区的掺杂浓度比 所述第二RESURF区的所述掺杂浓度大至少三倍；以及 第三SCR端子，其具有所述第二导电类型。 10.一种形成集成电路的方法，包含： 提供具有第一导电类型的半导体衬底；以及 通过工艺在所述衬底上形成SCRMOS晶体管，包括： 在所述衬底中形成深阱，所述深阱具有与所述第一导电类型相反的第二导电类型，并 且所述深阱具有漂移区； 在所述深阱中形成降低表面场（RESURF）区，从而所述RESU。
11、RF区横向毗连所述漂移区， 权 利 要 求 书CN 102834919 A 3/3页 4 所述RESURF区具有所述第二导电类型，并且所述RESURF区具有是所述漂移区的掺杂浓度 至少两倍的掺杂浓度； 在所述深阱中形成体区，从而所述体区与所述RESURF区相反地横向毗连所述漂移区， 并从而所述体区具有所述第一导电类型； 在所述衬底上形成MOS栅极，从而所述MOS栅极与所述体区的一部分重叠； 在所述漏极RESURF区中形成漏极结构，其包括： 形成漏极扩散区，其具有所述第二导电类型，从而所述漏极扩散区的掺杂浓度比所述 RESURF区的所述掺杂浓度大至少三倍；以及 形成SCR端子，其具有所述第一导电。
12、类型；以及 在所述体区中形成源极结构，其包括： 形成邻近所述MOS栅极的源极扩散区，其具有所述第二导电类型；以及 形成体接触扩散区，其具有所述第一导电类型。 11.根据权利要求10所述的方法，其中形成所述SCRMOS晶体管进一步包括形成第二漏 极结构，所述第二漏极结构在所述深阱中形成以使所述第二漏极结构不接触RESURF区；所 述第二漏极结构具有第二漏极扩散区，所述第二漏极扩散区具有所述第二导电类型；以及 形成SCR端子，所述SCR端子具有所述第一导电类型。 12.根据权利要求11所述的方法，其中形成所述SCRMOS晶体管进一步包括： 在所述深阱中形成第二漂移区； 在所述深阱中形成第二RESU。
13、RF区，从而所述RESURF区横向毗连所述第二漂移区，所述 第二RESURF区具有所述第二导电类型，其中所述第二RESURF区的掺杂浓度是所述漂移区 的掺杂浓度的至少两倍；以及 在所述第二RESURF区中形成第三漏极结构，包括： 形成第三漏极扩散区，其具有所述第二导电类型，以使所述第三漏极扩散区的掺杂浓 度比所述第二RESURF区的所述掺杂浓度大至少三倍；以及 形成第三SCR端子，其具有所述第一导电类型。 13.根据权利要求12所述的方法，其中所述第一导电类型是p型导电，并且所述第二导 电类型是n型导电。 14.根据权利要求12所述的方法，其中所述第一导电类型是n型导电，并且所述第二导 电类型。
14、是p型导电。 权 利 要 求 书CN 102834919 A 1/7页 5 在 BiCMOS 工艺技术中的高电压 SCRMOS 技术领域 0001 本发明涉及集成电路的领域。更特别地，本发明涉及集成电路中的MOS晶体管。 背景技术 0002 与可控硅整流器（SCR）器件一起集成的金属氧化物半导体（MOS）晶体管可以从高 电压瞬态例如ESD事件展现劣化的可靠性。在高电压瞬态期间，载流子可以局部注入轻掺 杂区，在注入点导致降低的电压，这进而可以引起更多载流子注入。由于该机制的局部化载 流子注入可以导致器件损坏。 发明内容 0003 一种具有SCRMOS晶体管的集成电路，其中扩散漏极区和扩散SCR端。
15、子在RESURF 区（降低表面电场区）中形成。RESURF区具有与SCRMOS晶体管的漂移区相同的导电类型， 以及是漂移区至少两倍的掺杂浓度。RESURF区可以减少SCRMOS晶体管的漏极结构和源极 结构之间击穿电流的负电阻性质。 附图说明 0004 本发明的代表方面的示例实施例参考附图描述，其中： 0005 图1是截面示例实施例。 0006 图2A-2E是制造含有n沟道SCRMOS晶体管的集成电路的方法中步骤的截面图，该 n沟道SCRMOS晶体管根据示例实施例形成。 0007 图3是含有根据示例实施例形成的n沟道SCRMOS晶体管的集成电路的顶视图。 0008 图4是含有根据示例可替换实施例。
16、形成的n沟道SCRMOS晶体管的集成电路的顶 视图。 0009 图5是含有根据示例进一步实施例形成的n沟道SCRMOS晶体管的集成电路的顶 视图。 具体实施方式 0010 如在图1中示出，集成电路1000可以含有SCRMOS晶体管1002，SCRMOS晶体管1002 是与SCR器件1006一起整合的MOS晶体管1004。SCRMOS晶体管1002的漏极结构1008 包括扩散漏极区1010和导电类型与扩散漏极区相反的SCR端子1012。具有与扩散漏极区 1010相同导电类型和低于扩散漏极区1010的掺杂浓度的漂移区1014将漏极结构1008从 体区1016和源极结构1018分离。体区1016具有。
17、与扩散漏极区1010相反的导电类型。源 极结构1018包括具有与扩散漏极区1010相同导电类型的扩散源极区1020，以及具有与体 区1016相同导电类型的体接触扩散区1022。RESURF区1024在源极结构1008周围形成， 源极结构1008具有与扩散漏极区1010相同的导电类型，以及在漂移区1014和扩散漏极区 1010之间的掺杂浓度。RESURF区1024可以减少SCRMOS晶体管1002的漏极结构1008和 说 明 书CN 102834919 A 2/7页 6 源极结构1018之间击穿电流的负电阻性质。 0011 SCR端子1012和扩散源极区1020在SCRMOS晶体管1002中形成。
18、SCR的阳极和阴 极节点。RESURF区1024和漂移区1014形成SCR的两个内部节点的第一个，并且体区1016 形成SCR的两个内部节点的第二个。 0012 为本说明书的目的，RESURF区理解为指代邻近耗尽区的半导体或介电区，这导致 耗尽区在不同于耗尽区中施加电场的方向上进一步耗尽。 0013 图2A-2E图解包括n沟道SCRMOS晶体管的集成电路的连续制造阶段。参考图2A， 集成电路2000在衬底2002中和衬底2002上形成，衬底2002可以是单晶硅晶圆、绝缘体上 硅（SOI）晶圆、具有不同晶向区域的混合晶向技术（HOT）晶圆，或适合制造集成电路2000的 其它材料。在本实施例中，为。
19、SCRMOS晶体管定义的区域中衬底2002的顶层是p型。通常 称为深n阱的深n型阱2004在衬底2002中，例如通过离子注入n型掺杂剂，例如磷、砷和 锑进入衬底来形成。在本实施例的一个实现中，深n阱2004可以通过在50keV和3MeV之 间的能量以110 12 和110 13 atoms/cm 2 之间的剂量将磷离子注入，继之以在高于1050C的 温度将集成电路退火多于4小时来形成。在本实施例的一个实现中，深n阱2004的掺杂浓 度可以在110 15 和110 17 atoms/cm 3 之间。用于形成深n阱2004的其它工艺在本发明的 保护范围内。 0014 场氧化物2006的元件在衬底2。
20、002的顶面，通常由250和600纳米厚度之间的二 氧化硅形成，例如通过浅沟道隔离（STI）或硅局部氧化（LOCOS）工艺形成。在本实施例的一 个实现中，场氧化物2006的元件可以将SCRMOS晶体管的漏极区从SCRMOS晶体管的源极区 横向分离。深n阱2004重叠并可以延伸越过漏极区和源极区。 0015 参考图2B，p型体区2008在源极区中形成，例如通过将p型掺杂剂，例如硼或可能 的镓离子注入衬底2002来形成。在本实施例的一个实现中，体区2008可以通过在200keV 和500keV之间的能量以510 13 和510 14 atoms/cm 2 之间的剂量将磷离子注入来形成。在 本实施例。
21、的一个实现中，体区2008的掺杂浓度可以在510 16 和110 18 atoms/cm 2 之间。 0016 n型RESURF区2010在漏极区中形成，例如通过将n型掺杂剂离子注入衬底2002来 形成。在本实施例的一个实现中，RESURF区2010可以通过在250keV和500keV之间的能量 以210 13 和610 13 atoms/cm 2 之间剂量的将磷离子注入来形成。RESURF区2010由通常称 为SCRMOS晶体管的漂移区2012的深n阱2004的一部分从体区2008横向分离。RESURF区 2010的掺杂浓度比漂移区2012的掺杂浓度大至少两倍。在本实施例的一个实现中，RES。
22、URF 区2010的掺杂浓度可以大于110 13 atoms/cm 3 。RESURF区2010的掺杂浓度可以在漂移区 2012的掺杂浓度的5和50倍之间。 0017 参考图2C，栅极介电层2014在漏极区和源极区中在衬底2002的顶面上形成。栅 极介电层2014可以是二氧化硅（SiO 2 ）、氮氧化硅（SiON）、氧化铝（Al 2 O 3 ）、氮氧化铝（AlON）、 氧化铪（HfO）、硅酸铪（HfSiO）、氮氧化硅铪（HfSiON）、氧化锆（ZrO）、硅酸锆（ZrSiO）、氮氧 化硅锆（ZrSiON）、上述材料的组合，或其它绝缘材料。由于在50C和800C之间的温度暴露 于含等离子体的氮气或。
23、含环境气体的氮气中，因此栅极介电层2014可以包括氮。栅极介电 层2014通常在3和15纳米厚度之间。栅极介电层2014可以由各种栅极介电形成工艺的 任何，例如热氧化、氧化层的等离子体氮化，和/或通过原子层淀积（ALD）的介电材料淀积 来形成。 说 明 书CN 102834919 A 3/7页 7 0018 MOS栅极2016在栅极介电层2014的顶面上形成，与体区2008的一部分重叠。MOS 栅极2016可以由通常称为多晶硅的多晶体硅、氮化钛，或其它导电材料形成。在本实施例 的一些实现中，由多晶硅形成的MOS栅极2016可以部分或完全转变为金属硅化物，例如硅 化镍、硅化钴、硅化钛或硅化铂。 。
24、0019 场板2018可以在漏极区中在栅极介电层2014的顶面上形成。场板2018可以由 与MOS栅极2016相同的材料形成。在本实施例的一些实现中，场板2018可以与MOS栅极 2016一起形成。在本实施例的一些实现中，场板2018可以电气耦合到MOS栅极2016。 0020 在本实施例的一些实现中，侧壁隔板2020可以在MOS栅极2016的横向表面上形 成，并且如果场板2018存在那么可以在场板2018上形成。侧壁隔板2020可以例如通过一 个或更多氮化硅和/或氧化硅共形层（confor mal layers）在集成电路2000的现有顶面上 淀积，继之以通过已知的各向异性蚀刻方法从衬底20。
25、02的顶面、MOS栅极2016移除共形层， 以及如果场板2018存在那么从场板2018移除共形层，在MOS栅极2016的横向表面上留下 共形层材料，并且如果场板2018存在那么在场板2018上留下共形层材料来形成。 0021 参考图2D，n型源极扩散区2022邻近源极区中的MOS栅极2016在衬底2002的顶 面形成。在本实施例的一个实现中，源极扩散区2022如果侧壁隔板2020存在那么包括在侧 壁隔板2020下的延伸，并且包括通常称为NLDD（n轻掺杂漏极）区的MOS栅极2016。在本 实施例的一个实现中，源极扩散区2022可以通过在20keV和60KeV之间的能量以510 14 和 510。
26、 15 atoms/cm 2 之间的剂量将砷离子注入，并且在50keV和100keV之间的能量以510 13 和510 14 atoms/cm 2 之间的剂量将磷离子注入来形成。 0022 n型漏极扩散区2024在漏极区中衬底2002的顶面形成。漏极扩散区2024的掺 杂浓度比RESURF区2010的掺杂浓度大至少三倍。漏极扩散区也可以通过将n型掺杂剂离 子注入衬底2002来形成。在本实施例的一个实现中，漏极扩散区2024可以与源极扩散区 2022同时形成。在本实施例中，漏极扩散区2024在RESURF区2010内。 0023 p型体接触扩散区2026在邻近源极区中源极扩散区2022的衬底20。
27、02的顶面 形成。体接触扩散区2026可以通过将p型掺杂剂离子注入衬底2002来形成。在本实施 例的一个实现中，体接触扩散区2026可以通过在5keV和15KeV之间的能量以110 15 和 410 15 atoms/cm 2 之间的剂量将硼注入来形成。 0024 p型SCR端子2028在邻近漏极区中漏极扩散区2024的衬底2002的顶面形成。p 型SCR端子2028可以通过将p型掺杂剂离子注入衬底2002来形成。在本实施例的一个实 现中，SCR端子2028可以与体接触扩散区2022同时形成。在本实施例中，SCR端子2028在 RESURF区2010内。 0025 参考图2E，金属硅化物层20。
28、30在漏极区和源极区中衬底2002的顶面形成。可以 通过在集成电路2000的顶面上淀积金属例如镍、钴、钛或铂的层，将集成电路2000加热从 而使金属的一部分与漏极区和源极区中的暴露硅反应，并从集成电路2000选择性移除不 反应的金属，例如通过将集成电路2000暴露于包括酸和过氧化氢混合物的湿蚀刻，来形成 金属硅化物层2030。 0026 金属前介电（PMD）层2032在集成电路2000的现有顶面上形成。PMD层2032可以 是包括PMD衬里、PMD主层以及任选PMD保护层的介电层堆叠。PMD衬里可以是氮化硅或二 氧化硅，10到100纳米厚，由等离子体增强化学气相淀积（PECVD）在集成电路20。
29、0的现有顶 说 明 书CN 102834919 A 4/7页 8 面上淀积。PDM主层可以是二氧化硅、磷硅玻璃（PSG）或硼磷硅玻璃（BPSG）的层，通常100 到1000纳米厚，由PECVD在PMD衬里的顶面上淀积，并有时由化学机械抛光（CMP）工艺整 平。任选PMD保护层可以是在PMD主层的顶面上形成的10到100纳米的硬材料，例如氮化 硅、碳氮化硅或碳化硅。 0027 漏极接点2034在PMD层2032中形成，以便做出通过金属硅化物层2030与漏极扩 散区2024和SCR端子2028的电气接点。相似地，在PMD层2032中形成源极接点2032，以 便做出通过金属硅化物层2030与源极扩散。
30、区2022和体接触扩散区2026的电气接点。漏 极接点2034和源极接点2036可以通过用为清晰没有在图2E中示出的接点光致抗蚀剂图 案在PMD层2032的顶面上定义接点区，通过移除PMD层材料例如使用反应离子蚀刻（RIE） 方法将金属硅化物层2030暴露从而在接点区中蚀刻接点孔，并用接点衬里金属例如钛和 接点填充金属例如钨填充接点孔，继之以例如通过回蚀和/或CMP方法从PMD层2032的顶 面移除接点填充金属。 0028 在集成电路2000的操作期间，电位可以用充足的电压施加到漏极接点2034，从而 在漏极扩散区2024和源极扩散区2022之间导致击穿，例如可以在静电放电（ESD）事件中 发。
31、生。在击穿期间，碰撞电离可以在RESURF区2010和漂移区2012之间的边界或邻近该边 界发生，生成向源极扩散区2022移动的空穴和通过RESURF区2010向漏极扩散区2024移 动的电子。移动通过RESURF区2010的电子可以提高漏极扩散区2024和源极扩散区2022 之间的电位差，在漏极扩散区2024和源极扩散区2022之间导致总电流和电压差之间的正 电阻关系，这可以进而在SCRMOS晶体管中减少电流丝形成。 0029 认识到p沟道SCRMOS晶体管可以用掺杂剂极性的合适改变在集成电路中形成，如 参考图2A-2E描述。 0030 图3是含有根据实施例形成的n沟道SCRMOS晶体管的集。
32、成电路的顶视图。集成 电路3000在衬底3002中和衬底3002上形成，如参考图2A描述。深n阱3004在衬底3002 中形成，如参考图2A描述。为清晰，场氧化物的元件不在图3中示出。 0031 第一漏极结构3006包括交替n型漏极扩散区3008和p型SCR端子3010。具有不 同的漏极扩散区和SCR端子配置的第一漏极结构3006的其它实现在本实施例的保护范围 内。漏极扩散区3008和SCR端子3010形成，如参考图2D描述。n型RESURF区3012在深 n阱3004中形成以便围绕第一漏极结构3006，如参考图2B-2E讨论。 0032 第二漏极结构3014和任选第三漏极结构3016在从第一。
33、漏极结构3006横向分离 的深n阱3004中形成。第二漏极结构3014，并且如果第三漏极结构3016存在那么第三漏 极结构3016包括交替n型漏极扩散区3008和p型SCR端子3010。在本实施例的其它实 现中，漏极扩散区和SCR端子可以与图3中示出不同配置。在本实施例中，第二漏极结构 3014，并且如果第三漏极结构3016存在那么第三漏极结构3016不接触RESURF区。 0033 p型第一体区3018在第一漏极结构3006和第二漏极结构3014之间深n阱3004中 形成，如参考图2B描述。第一MOS栅极3020在衬底3002的顶面上形成，与第一体区3018 重叠，如参考图2C描述。为清晰，。
34、侧壁隔板不在图3中示出。为清晰，场板不在图3中示出。 0034 第一源极结构3022在第一体区3018中形成。第一源极结构3022包括n型源极 扩散区3024和p型体接触扩散区3026。具有不同的源极扩散区和体接触扩散区配置的第 一源极结构的其它实现在本实施例的保护范围内。源极扩散区3024和体接触扩散区3026 说 明 书CN 102834919 A 5/7页 9 形成，如参考图2D描述。 0035 在RESURF区3012和第一体区3018之间，以及在第二漏极结构3014和第一体区 3018之间的横向空间经调整，因此在第一漏极结构3006和第一源极结构3022之间的击穿 比在第二漏极结构3。
35、014和第一源极结构3022之间的击穿更可能。 0036 如果第三漏极结构3016存在，那么p型第二体区3028在第一漏极结构3006和第 三漏极结构3016之间深n阱3004中形成。第二源极结构3032在第二体区3028中形成。 第二源极结构3032包括源极扩散区3024和体接触扩散区3026。在RESURF区3012和第二 体区3028之间，以及在第三漏极结构3016和第二体区3028之间的横向空间经调整，因此 在第一漏极结构3006和第二源极结构3032之间的击穿比在第三漏极结构3016和第二源 极结构3032之间的击穿更可能。 0037 在集成电路3000的操作期间，击穿可以用在SCR。
36、MOS晶体管中减少电流丝形成的 方式在第一漏极结构3006和第一源极结构3022之间，或在第一漏极结构3006和第二源极 结构3032之间，如果第二源极结构3032存在，如参考图2E描述。SCR电流可以用提供高 于其它SCRMOS配置的每单位面积电流浓度的方式，在第一漏极结构3006和第一源极结构 3022之间，并在第二漏极结构3014和第一源极结构3022之间流动。相似地，如果第三漏极 结构3016和第二源极结构3032存在，那么SCR电流可以用提供高于其它SCRMOS配置的每 单位面积电流浓度的方式，在第一漏极结构3006和第二源极结构3032之间，并在第三漏极 结构3016和第二源极结构。
37、3032之间流动。 0038 具有第一和第二漏极结构、源极结构以及不同于图3中示出的SCRMOS晶体管其它 元件的其它配置的SCRMOS晶体管的实现在本实施例的保护范围内。 0039 认识到p沟道SCRMOS晶体管可以用掺杂剂极性的合适改变在集成电路中形成，如 参考图3描述。 0040 图4是含有根据示例可替换实施例形成的n沟道SCRMOS晶体管的集成电路的顶 视图。集成电路4000在衬底4002中和衬底4002上形成，如参考图2A描述。深n阱4004 在衬底4002中形成，如参考图2A描述。为清晰，场氧化物元件不在图4中示出。 0041 第一漏极结构4006和第二漏极结构4008包括交替n型。
38、漏极扩散区4010和p型 SCR端子4012。具有不同的漏极扩散区和SCR端子配置的漏极结构的其它实现在本实施例 的保护范围内。漏极扩散区4010和SCR端子4012形成，如参考图2D描述。n型第一RESURF 区4014在深n阱4004中形成以便围绕第一漏极结构4006，如参考图2B到图2E讨论。相 似地，n型第二RESURF区4016在深n阱4004中形成以便围绕第二漏极结构4008。第一 RESURF区4014在深n阱4004中横向毗连第一漂移区，并且第二RESURF区4016在深n阱 4004中横向毗连第二漂移区。 0042 第三漏极结构4018在第一漏极结构4006和第二漏极结构40。
39、06之间深n阱4004 中形成。第三漏极结构4018包括交替n型漏极扩散区4010和p型SCR端子4012。在本实 施例的其它实现中，漏极扩散区和SCR端子可以与图4中示出不同配置。在本实施例中，第 三漏极结构4018不接触RESURF区。 0043 p型第一体区4020在第一漏极结构4006和第三漏极结构4018之间深n阱4004中 形成，如参考图2B描述。第一MOS栅极4022在衬底4002的顶面上形成，与第一体区4020 重叠，如参考图2C描述。为清晰，侧壁隔板不在图4中示出。为清晰，场板不在图4中示出。 说 明 书CN 102834919 A 6/7页 10 0044 第一源极结构40。
40、24在第一体区4020中形成。第一源极结构4024包括n型源极 扩散区4026和p型体接触扩散区4028。具有不同的源极扩散区和体接触扩散区配置的第 一源极结构的其它实现在本实施例的保护范围内。源极扩散区4026和p型体接触扩散区 4028形成，如参考图2D描述。 0045 在RESURF区4014和第一体区4020之间，以及在第三漏极结构4018和第一体区 4020之间的横向空间经调整，因此在第一漏极结构4006和第一源极结构4024之间的击穿 比在第三漏极结构4018和第一源极结构4024之间的击穿更可能。 0046 相似地，p型第二体区4030在第二漏极结构4008和第三漏极结构4018。
41、之间深n 阱4004中形成。第二MOS栅极4032在衬底4002的顶面上形成，与第二体区4030重叠。第 二源极结构4034在第二体区4030中形成。在第二RESURF区4016和第二体区4030之间， 以及在第三漏极结构4018和第二体区4030之间的横向空间经调整，因此在第二漏极结构 4008和第二源极结构4034之间的击穿比在第三漏极结构4018和第二源极结构4034之间 的击穿更可能。 0047 在集成电路4000的操作期间，击穿可以用在SCRMOS晶体管中减少电流丝形成的 方式在第一漏极结构4006和第一源极结构4024之间，或在第二漏极结构4008和第二源极 结构4034之间，如参。
42、考图2E描述。SCR电流可以用提供高于其它SCRMOS配置的每单位面 积电流浓度的方式，在第一漏极结构4006和第一源极结构4024之间，在第二漏极结构4008 和第二源极结构4034之间，在第三漏极结构4018和第一源极结构4024之间，并在第三漏 极结构4018和第二源极结构4034之间流动。 0048 具有漏极结构、源极结构以及不同于图4中示出的SCRMOS晶体管其它元件的其它 配置的SCRMOS晶体管的实现在本实施例的保护范围内。 0049 认识到p沟道SCRMOS晶体管可以用掺杂剂极性的合适改变在集成电路中形成，如 参考图4描述。 0050 图5是含有根据示例进一步实施例形成的n沟道。
43、SCRMOS晶体管的集成电路的顶 视图。集成电路5000在衬底5002中和衬底5002上形成，如参考图2A描述。深n阱5004 在衬底5002中形成，如参考图2A描述。为清晰，场氧化物元件不在图5中示出。 0051 漏极结构5006包括交替n型漏极扩散区5008和p型SCR端子5010。具有不同的 漏极扩散区和SCR端子配置的漏极结构的其它实现在本实施例的保护范围内。漏极扩散区 5008和SCR端子5010形成，如参考图2D描述。n型RESURF区5012在深n阱5004中形成 以便围绕漏极结构5006，如参考图2B-2E讨论。每个RESURF区5012都在深n阱5004中横 向毗连至少一个漂。
44、移区。 0052 P型体区5014在漏极结构5006之间深n阱5004中形成，如参考图2B描述。MOS 栅极5016在衬底5002的顶面上形成，与体区5014重叠，如参考图2C描述。为清晰，侧壁 隔板不在图5中示出。为清晰，场板不在图5中示出。 0053 源极结构5018在体区5014中形成。源极结构5018包括n型源极扩散区5020和 p型体接触扩散区5022。具有不同的源极扩散区和体接触扩散区配置的源极结构的其它实 现在本实施例的保护范围内。源极扩散区5020和体接触扩散区5022形成，如参考图2D描 述。 0054 在集成电路4000的操作期间，击穿可以用在SCRMOS晶体管中减少电流丝。
45、形成的 说 明 书CN 102834919 A 10 7/7页 11 方式在漏极结构5006和源极结构5018之间，如参考图2E描述。 0055 具有漏极结构、源极结构以及不同于图5中示出的SCRMOS晶体管其它元件的其它 配置的SCRMOS晶体管的实现在本实施例的保护范围内。 0056 认识到p沟道SCRMOS晶体管可以用掺杂剂极性的合适改变在集成电路中形成，如 参考图5描述。 0057 具有在示例实施例背景下描述的特征或步骤的一个或更多的不同组合的实施例 意图因此覆盖，该示例实施例具有这样特征或步骤的全部或仅一些。本领域技术人员意识 到许多其它实施例和变化在本要求发明的保护范围内也是可能的。
46、。 说 明 书CN 102834919 A 11 1/8页 12 图1 说 明 书 附 图CN 102834919 A 12 2/8页 13 图2A图2B 说 明 书 附 图CN 102834919 A 13 3/8页 14 图2C 说 明 书 附 图CN 102834919 A 14 4/8页 15 图2D 说 明 书 附 图CN 102834919 A 15 5/8页 16 图2E 说 明 书 附 图CN 102834919 A 16 6/8页 17 图3 说 明 书 附 图CN 102834919 A 17 7/8页 18 图4 说 明 书 附 图CN 102834919 A 18 8/8页 19 图5 说 明 书 附 图CN 102834919 A 19 。