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1、(10)申请公布号 CN 102842508 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 2 5 0 8 A *CN102842508A* (21)申请号 201110174333.2 (22)申请日 2011.06.24 H01L 21/336(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 (72)发明人周华杰 徐秋霞 (74)专利代理机构中科专利商标代理有限责任 公司 11021 代理人王波波 (54) 发明名称 一种半导体场效应晶体管的制备方法 (57) 摘要 本申请公开了一种半导体场效应晶体管的制 。
2、造方法，包括：形成具有局部埋层隔离介质层的 局部绝缘体上硅(SOI)结构的半导体衬底；在所 述局部埋层隔离介质层上方的硅衬底上形成鳍 片；在所述鳍片顶部和侧面形成栅堆叠结构；在 所述栅堆叠结构两侧的鳍片中形成源/漏结构； 金属化。本发明采用传统的基于准平面的自顶向 下工艺实现了与CMOS平面工艺的良好兼容，并且 易于集成，有利于抑制短沟道效应，推动MOSFETs 尺寸往小尺寸方向发展。 (51)Int.Cl. 权利要求书1页 说明书4页 附图2页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 4 页 附图 2 页 1/1页 2 1.一种半导体场效应晶体。
3、管的制备方法，包括： 形成具有局部埋层隔离介质层的局部绝缘体上硅(SOI)结构的半导体衬底； 在所述局部埋层隔离介质层上方的硅衬底上形成鳍片； 在所述鳍片顶部和侧面形成栅堆叠结构； 在所述栅堆叠结构两侧的鳍片中形成源/漏结构； 金属化。 2.根据权利要求1所述的方法，其中，形成具有局部埋层隔离介质层的局部绝缘体上 硅(SOI)结构的半导体衬底的步骤包括： 在半导体衬底上形成介质层； 光刻、刻蚀所述介质层形成介质层岛； 采用横向超速外延(ELO)技术外延并化学机械抛光(CMP)形成局部绝缘体上硅(SOI) 结构半导体衬底。 3.根据权利要求2所述的方法，其中，所述介质层包括SiO 2 、TEOS。
4、、LTO或Si 3 N 4 ，厚度为 20-100nm。 4.根据权利要求2所述的方法，其中，所述采用横向超速外延(ELO)技术外延并化学机 械抛光(CMP)形成局部绝缘体上硅(SOI)半导体衬底步骤中，所述局部绝缘体上硅的厚度 为50-200nm。 5.根据权利要求1所述的方法，其中，在所述局部埋层隔离介质层上方的硅衬底上形 成鳍片的步骤包括： 电子束曝光正性抗蚀剂并刻蚀所述局部埋层隔离介质层上方的硅衬底至埋层隔离介 质层以嵌入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片。 6.根据权利要求5所述的方法，其中，所述鳍片的厚度为10-60nm。 7.根据权利要求1所述的方法，其中，所述。
5、在所述鳍片顶部和侧面形成栅堆叠结构的 步骤包括： 在鳍片的顶部和侧面形成栅介质层和栅电极材料； 光刻、刻蚀形成栅电极堆叠结构。 8.根据权利要求1所述的方法，其中，在所述栅堆叠结构两侧的鳍片中形成源/漏结构 之前，所述方法进一步包括： 进行倾角离子注入，以在所述鳍片中形成源/漏延伸区；或 进行倾角离子注入，以在所述鳍片中形成晕环注入区。 9.根据权利要求1所述的方法，其中，所述在栅堆叠结构两侧的鳍片中形成源/漏结构 步骤包括： 在鳍片的两侧形成侧墙； 离子注入形成源漏掺杂； 形成源漏硅化物。 10.根据权利要求1至9中任一项所述的方法，其中，所述半导体衬底为体硅衬底。 权 利 要 求 书CN 。
6、102842508 A 1/4页 3 一种半导体场效应晶体管的制备方法 技术领域 0001 本发明属于半导体技术领域，尤其涉及一种体硅鳍型场效应晶体管的制备方法。 背景技术 0002 随着集成电路产业按照Moore定律持续向前发展，CMOS器件的特征尺寸持续缩 小，平面体硅CMOS结构器件遇到了严峻的挑战。为了克服这些问题，各种新结构器件应运 而生。在众多新结构器件中，鳍型场效应晶体管(FinFET)被认为是最有可能替代平面体硅 CMOS器件的新结构器件之一，成为国际研究的热点。 0003 FinFET结构器件初期主要制备在SOI衬底上，工艺较体硅衬底而言较为简单。但 是SOI FinFET存。
7、在制备成本高，散热性差，有浮体效应，与CMOS工艺兼容性差等缺点。为 了克服SOI FinFET存在的问题，研究人员开始研究采用体硅衬底来制备FinFET器件，即 Bulk FinFET。基于Bulk FinFET的DRAM、SRAM等产品已经取得了应用。但是一般的Bulk FinFET结构器件较SOI FinFET器件而言仍然具有以下缺点：SCE效应抑制效果不理想；沟 道底部的鳍片内仍然会形成泄漏电流路径造成泄漏电流较大；杂质剖面控制困难。 0004 为了克服以上问题，推动FinFET结构器件尽快获得应用，需要进一步开展这方面 的研究工作。这对于FinFET结构器件的应用以及半导体产业的发展。
8、具有重要意义。 发明内容 0005 本发明目的在于提供一种新的、易于集成的、与平面CMOS工艺兼容性好的体硅鳍 型场效应晶体管的制备方法。 0006 为了实现上述目的，本发明的主要步骤包括：形成具有局部埋层隔离介质层的局 部绝缘体上硅(SOI)结构的半导体衬底；在所述局部埋层隔离介质层上方的硅衬底上形成 鳍片；在所述鳍片顶部和侧面形成栅堆叠结构；在所述栅堆叠结构两侧的鳍片中形成源/ 漏结构；金属化； 0007 优选地，形成具有局部埋层隔离介质层的局部绝缘体上硅(SOI)结构的半导体衬 底的步骤包括：在半导体衬底上形成介质层；光刻、刻蚀所述介质层形成介质层岛；采用横 向超速外延(ELO)技术外延。
9、并化学机械抛光(CMP)形成局部绝缘体上硅(SOI)结构半导体 衬底； 0008 优选地，所述介质层包括SiO 2 、TEOS、LTO或Si 3 N 4 ，厚度为20-100nm。 0009 优选地，所述采用横向超速外延(ELO)技术外延并化学机械抛光(CMP)形成局部 绝缘体上硅(SOI)半导体衬底步骤中，所述局部绝缘体上硅的厚度为50-200nm； 0010 优选地，在所述局部埋层隔离介质层上方的硅衬底上形成鳍片的步骤包括：电子 束曝光正性抗蚀剂并刻蚀所述局部埋层隔离介质层上方的硅衬底至埋层隔离介质层以嵌 入所述半导体衬底形成至少两个凹槽，所述凹槽之间形成鳍片； 0011 优选地，所述鳍片。
10、的厚度为10-60nm； 0012 优选地，所述在所述鳍片顶部和侧面形成栅堆叠结构的步骤包括：在鳍片的顶部 说 明 书CN 102842508 A 2/4页 4 和侧面形成栅介质层和栅电极材料；光刻、刻蚀形成栅电极堆叠结构； 0013 优选地，在所述栅堆叠结构两侧的鳍片中形成源/漏结构之前，所述方法进一步 包括：进行倾角离子注入，以在所述鳍片中形成源/漏延伸区；或进行倾角离子注入，以在 所述鳍片中形成晕环注入区。 0014 优选地，所述在栅堆叠结构两侧的鳍片中形成源/漏结构步骤包括：在鳍片的两 侧形成侧墙；离子注入形成源漏掺杂；形成源漏硅化物。 0015 优选地，所述半导体衬底为体硅衬底。 0。
11、016 从上述技术方案可以看出，本发明有以下有益效果： 0017 1、本发明提供的这种半导体场效应晶体管的制备方法，在体硅衬底上实现了鳍型 场效应晶体管器件的制备，克服了SOI FinFET器件存在的自加热效应和浮体效应，降低了 制备成本； 0018 2、本发明提供的这种半导体场效应晶体管的制备方法，容易在体硅衬底上形成局 部绝缘体上硅结构，很容易制备与衬底相隔离的鳍片结构，降低了器件制备的难度； 0019 3、本发明提供的这种半导体场效应晶体管的制备方法，制备工艺简单可行，易于 集成，与平面CMOS工艺兼容性好。 附图说明 0020 通过以下参照附图对本发明实施例的描述，本发明的上述以及其他。
12、目的、特征和 优点将更为清楚，在附图中： 0021 图1-6示出了根据本发明实施例的方法制备半导体场效应晶体管的流程中对应 的各结构剖面图； 0022 附图标记说明： 0023 101，Si衬底；102，介质层；103，外延层；104，STI隔离层；105，凹槽结构；106，鳍 片；107，栅介质层；108，栅电极。 0024 应当注意的是，本说明书附图并非按照比例绘制，而仅为示意性的目的，因此，不 应被理解为对本发明范围的任何限制和约束。在附图中，相似的组成部分以相似的附图标 号标识。 具体实施方式 0025 以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是 示例性的。
13、，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的 描述，以避免不必要地混淆本发明的概念。 0026 在附图中示出了根据本发明实施例的层结构示意图。这些图并非是按比例绘制 的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种 区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公 差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形 状、大小、相对位置的区域/层。 0027 图16详细示出了根据本发明实施例制备半导体器件的各步骤对应的结构剖面 图。以下，将参照这些附图来对根据本发明实施例的各个步。
14、骤予以详细说明。 说 明 书CN 102842508 A 3/4页 5 0028 首先参考图1，在半导体衬底101上形成介质层102。所述介质层102可以包括： SiO 2 、TEOS、LTO、Si 3 N 4 或其他介质材料，在本发明的实施例中优选为SiO 2 ，可以通过热生长 形成，厚度约为20-100nm。所述半导体衬底101可以是半导体制造领域中常用的衬底材料， 对于本发明的实施例，优选采用体Si衬底。 0029 接着如图2A和2B所示，在半导体衬底101上形成介质层岛102。图2A为沿半 导体衬底101表面示意图；图2B为沿AA方向的剖视图。形成所述介质层岛102的方法 为：采用光刻。
15、或电子束曝光抗蚀剂并反应离子刻蚀形成介质层岛102。 0030 图3为采用横向超速外延(ELO)技术外延并化学机械抛光(CMP)形成局部绝缘体 上硅(SOI)结构半导体衬底的示意图。所述横向超速外延的过程为：首先，在没有介质层岛 102覆盖的地方进行垂直方向的外延；其次当外延层103的高度高于介质层岛102时外 延不但继续垂直方向生长，而且也沿横向生长；当外延生长至外延层103具有一定的厚度 并将整个介质层岛102完全覆盖后停止生长；然后采用化学机械抛光技术(CMP)将外延层 103磨平从而最终形成局部绝缘体上硅结构的半导体衬底。 0031 接着如图4所示在半导体衬底101上形成STI隔离结构。
16、104。 0032 图5A示出了沿半导体衬底101表面的示意图，图5B和5C分别为图5A中沿AA 和BB方向的剖视图。如图5B、5C所示，对所述外延层103进行刻蚀形成凹槽结构105，同 时两个相邻凹槽之间形成鳍片106。刻蚀形成所述凹槽结构105的方法例如可以是：采用电 子束曝光正性抗蚀剂并反应离子刻蚀形成陡直的宽度约为200-400nm的凹槽结构105。凹 槽的形状只是示例，本发明对此不做限制。所述鳍片106的厚度为10-60nm。 0033 接着参考图6A、6B和6C，在整个衬底上形成栅介质层材料107和栅电极材料108， 然后刻蚀形成栅电极叠层结构。图6A示出了沿半导体衬底101表面的。
17、示意图，图6B和6C 分别是沿图6A中AA和BB方向的剖视图。所述栅介质层材料107可以是普通栅介质材 料，例如SiO 2 ，或者是其他的高k介质材料，例如SiON和HfAlON、HfTaON、HfSiON、Al 2 O 3 等， 在本发明地实施例中优选HfSiON，可通过低压化学气相沉积、金属有机化学气相沉积或者 原子层淀积等方法形成，栅介质的等效氧化层厚度为5至所述栅电极材料108可以 是难熔金属W，Ti，Ta，Mo和金属氮化物，例如TiN，TaN，HfN，MoN等或其他材料，栅电极材料 可采用低压化学气相淀积，金属有机化学气相沉积、原子层淀积或其他方法形成，厚度可选 为2000至 003。
18、4 可选地，在形成栅堆叠结构之后，所述方法进一步包括：进行倾角离子注入，以在 所述鳍片中形成源/漏延伸区；或进行倾角离子注入，以在所述鳍片中形成晕环注入区。 0035 接着，可以在栅堆叠的侧壁上形成栅侧墙。栅侧墙的形成可以参照常规技术，这里 不再赘述。 0036 接着，在栅堆叠两侧的半导体衬底中进行离子注入形成源/漏区并形成源漏硅化 物。 0037 最后，金属化形成互连结构将电极引出。金属化的形成可以参照常规技术，这里不 再赘述。 0038 此外，本发明的实施例能够在体硅衬底上实现了鳍型场效应晶体管器件的制备。 该方法采用传统的基于准平面的自顶向下工艺，制备工艺简单可行，与CMOS平面工艺具有。
19、 良好的兼容性，并且易于集成。 说 明 书CN 102842508 A 4/4页 6 0039 在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但 是本领域技术人员应当理解，可以通过现有技术中的各种手段，来形成所需形状的层、区域 等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相 同的方法。 0040 以上参照本发明的实施例对本发明予以了说明。但是，这些实施例仅仅是为了说 明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。 不脱离本发明的范围，本领域技术人员可以做出多种替换和修改，这些替换和修改都应落 在本发明的范围之内。 说 明 书CN 102842508 A 1/2页 7 图1图2A 图2B 图3 图4 图5A 说 明 书 附 图CN 102842508 A 2/2页 8 图5B 图5C 图6A 图6B 图6C 说 明 书 附 图CN 102842508 A 。