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1、(10)申请公布号 CN 102945799 A (43)申请公布日 2013.02.27 C N 1 0 2 9 4 5 7 9 9 A *CN102945799A* (21)申请号 201210306150.6 (22)申请日 2012.08.24 H01L 21/28(2006.01) H01L 21/336(2006.01) (71)申请人电子科技大学 地址 611731 四川省成都市高新区（西区）西 源大道2006号 (72)发明人罗小蓉 周坤 范叶 范远航 蒋永恒 王沛 王骁玮 罗尹春 蔡金勇 张波 (74)专利代理机构成都虹桥专利事务所(普通 合伙) 51124 代理人刘世平 (。
2、54) 发明名称 纵向功率半导体器件的制造方法 (57) 摘要 本发明涉及半导体技术。本发明解决了现有 具有槽栅超结的半导体功率器件的制造工艺难度 较大的问题，提供了一种纵向功率半导体器件的 制造方法，其技术方案可概括为：首先外延形成 第一半导体区，在其顶部生长氧化层及淀积掩蔽 层，并进行光刻，刻蚀形成第一沟槽，再在第一沟 槽两侧壁形成氧化层，并湿法刻蚀去除该氧化层， 再在其内壁形成氧化层，并在第一沟槽两侧壁形 成第二半导体区，之后去除该氧化层，然后再次形 成氧化层，填充绝缘介质并进行平坦化，再形成体 区，在体区上刻蚀形成第二沟槽，并制作槽栅，最 后形成源区和体接触区，并进行各电极制备以及 表。
3、面钝化工艺。本发明的有益效果是，工艺难度较 低，适用于MOS控制的纵向器件。 (51)Int.Cl. 权利要求书2页 说明书8页 附图15页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 8 页 附图 15 页 1/2页 2 1.纵向功率半导体器件的制造方法，其特征在于，包括以下步骤： a在半导体衬底上外延形成第一半导体区； b在所述第一半导体区顶部热氧化生长氧化层，再淀积Si 3 N 4 掩蔽层，并涂抹光刻胶， 进行光刻； c在所述第一半导体区上，从所述第一半导体区的顶部局部向所述半导体衬底刻蚀， 直到半导体衬底，形成第一沟槽，再去除光刻胶； d采用。
4、热氧化法在第一沟槽两侧壁形成氧化层，并湿法刻蚀去除该氧化层，以去掉所 述第一沟槽两侧壁的损伤，再用热氧化在所述第一沟槽内壁形成氧化层，该氧化层用于减 小离子注入造成的损伤； e采用倾斜离子注入在第一沟槽两侧壁形成窄且高浓度的第二半导体区，所述第一半 导体区和第二半导体区构成整个器件的漂移区，并在第一沟槽两侧对称分布，之后去除第 一沟槽内壁的氧化层； f在所述第一沟槽内壁热氧化形成氧化层，之后在第一沟槽填充绝缘介质； g对所述绝缘介质表面进行平坦化，使绝缘介质表面与半导体漂移区表面齐平，使平 坦化之后的漂移区达到设定的厚度； h在所述半导体漂移区上外延生长半导体，形成体区，半导体的外延横向过生长。
5、使体 区完全覆盖所述第一沟槽的绝缘介质，并对体区表面平坦化，使平坦化之后的体区达到设 定的厚度； i在所述半导体漂移区上方的体区上，沿所述体区的顶部向半导体漂移区刻蚀，形成 第二沟槽，以定义槽栅的位置和大小，所述第二沟槽深度等于或大于体区深度； j在所述第二沟槽的两侧壁以及半导体漂移区表面制作槽栅； k在所述体区表面进行离子注入形成源区和体接触区，最后进行各电极制备以及表面 钝化工艺，形成完整的器件。 2.根据权利要求1所述纵向功率半导体器件的制造方法，其特征在于，步骤a之前，还 包括以下步骤： l在半导体衬底上形成与第二半导体区导电类型相同的耐压层； 步骤a为以下步骤：在耐压层上外延形成第一。
6、半导体区； 步骤c为以下步骤：在所述第一半导体区上，从所述第一半导体区的顶部局部向所述 半导体衬底刻蚀，直到耐压层，形成第一沟槽，再去除光刻胶。 3.根据权利要求1所述纵向功率半导体器件的制造方法，其特征在于，步骤e中，所述 第二半导体区的宽度小于所述第一半导体区的宽度，且第二半导体区的浓度高于第一半导 体区浓度。 4.根据权利要求1所述纵向功率半导体器件的制造方法，其特征在于，步骤i中，当所 述第二半导体区与所述第一半导体区的导电类型不相同时，第二沟槽宽度大于或等于第一 半导体区的宽度，且小于第一半导体区和所述第二半导体区宽度之和；当所述第二半导体 区与所述第一半导体区的导电类型相同时，则第。
7、二沟槽宽度可大于、等于或小于第一半导 体区的宽度，且小于第一半导体区和所述第二半导体区宽度之和。 5.根据权利要求1所述纵向功率半导体器件的制造方法，其特征在于，步骤g具体为以 下步骤：对所述绝缘介质表面进行平坦化，使绝缘介质表面与半导体漂移区表面齐平，半导 权 利 要 求 书CN 102945799 A 2/2页 3 体漂移区顶部的Si 3 N 4 掩蔽层为平坦化的终止层，使平坦化之后的漂移区达到设定的厚度。 6.根据权利要求5所述纵向功率半导体器件的制造方法，其特征在于，g步骤中，对所 述绝缘介质表面进行平坦化的方法为：首先采用化学机械平坦化，直到第一半导体区的顶 部的Si 3 N 4 掩。
8、蔽层，然后采用干法刻蚀第一沟槽内的介质和半导体漂移区顶部的氧化层以 及Si 3 N 4 掩蔽层，使半导体漂移区表面与绝缘介质表面齐平。 7.根据权利要求1所述纵向功率半导体器件的制造方法，其特征在于，第一沟槽内的 绝缘介质为二氧化硅或介电常数远大于半导体漂移区的绝缘介质或介电系数低于二氧化 硅的绝缘介质，所述绝缘介质的临界击穿电场大于30V/m。 8.根据权利要求1所述纵向功率半导体器件的制造方法，其特征在于，步骤h中，在形 成体区后，采用离子注入方法调节体区的浓度。 9.根据权利要求1所述纵向功率半导体器件的制造方法，其特征在于，步骤c中，所述 刻蚀的方法包括干法刻蚀或湿法刻蚀，干法刻蚀形成。
9、的第一沟槽呈U型，湿法刻蚀形成的 第一沟槽呈梯形或V型。 10.根据权利要求1或2或3或4或5或6或7或8或9所述纵向功率半导体器件的 制造方法，其特征在于，所述纵向功率半导体器件为MOS控制的纵向器件。 权 利 要 求 书CN 102945799 A 1/8页 4 纵向功率半导体器件的制造方法 技术领域 0001 本发明涉及半导体技术，特别涉及纵向功率半导体器件的制造方法。 背景技术 0002 功率MOSFET是多子导电型器件，具有输入阻抗高、频率高、导通电阻具有正温度 系数等诸多优点。这些优点使其在功率电子领域得到了广泛应用，大大提高了电子系统的 效率。 0003 器件耐高压需要漂移区较长。
10、且漂移区掺杂浓度低。然而，随着漂移区长度的增加 和掺杂浓度的降低，导致器件的导通电阻(R on )增加，开态功耗增大，器件导通电阻R on 与击 穿电压BV存在如下关系：即R on BV 2.5 。 0004 随着制造工艺的进步，硅片上元胞密度做的越来越大，常规的平面栅VDMOS的比 导通电阻下降受JFET（Junction field effect transistor）效应的限制已经达到极限。 由于UMOS（U-type trench MOS，U型沟槽MOS）具有无JFET效应及高沟道密度的优势，随 着工艺的进步，其比导通电阻可以做的很小。但即使采用的UMOS结构，当在高压大电流应 用时，。
11、由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。 0005 在美国专利US patent 521627,1993,semiconductor power devices with alternation conductivity type high-voltage breakdown regions【具有交替导电类型 高耐压区的半导体功率器件】，提出在纵向功率器件(尤其是纵向MOSFET)中采用交替的P 柱区和N柱区作为漂移层的思想，并称其为“复合缓冲层”。 0006 1997年Tatsuhiko等人（theory of semiconductor superjuncti。
12、on devices,Japanese Journal of Applied Physics,1997，【半导体超结器件理论，日本应用 物理学报】）提出了“超结理论”。此后“超结”(superjunction,SJ)这一概念被众多器件研 究者所引用。 0007 将超结引入功率VDMOS，在提高耐压的基础上降低导通电阻；但为了获得高性能 的超结VDMOS,其工艺实现的难度较大。常规“超结”结构是采用多次外延、多次注入工艺形 成外延层200X（X代表外延或者离子注入的序数，包括第一次外延所形成的第一半导体区 2001、第二次外延所形成的第一半导体区2002、第三次外延所形成的第一半导体区2003、。
13、 第四次外延所形成的第一半导体区2004、第五次外延所形成的第一半导体区2005）和离子 注入区域300X（代表外延或者离子注入的序数，第一次注入所形成的第二半导体区3001、 第二次注入所形成的第二半导体区3002、第三次注入所形成的第二半导体区3003、第四次 注入所形成的第二半导体区3004、第五次注入所形成的第二半导体区3005），如图1所示； 然后经过退火工艺形成第一半导体区2和第二导电半导体区3，如图2所示。首先，VDMOS 器件耐压 越高，所需纵向P柱区和N柱区越深，因而制作深P柱区和N柱区外延和注入的 次数很多，工艺难度很大，成本高；其次，采用多次注入、多次外延以及退火形成纵向。
14、的交替 的P型和N型柱区，难以形成高浓度且窄条度的P型或N型柱区，因而限制了器件导通电阻 的进一步降低；再次，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱 说 明 书CN 102945799 A 2/8页 5 区和N柱区的宽度和浓度，否则导致器件电学性能退化；最后，器件的体二极管反向恢复变 硬等，而且在大电流应用时候会有可靠性下降以及由于横向PN结耗尽层扩大造成的导通 电阻下降等问题。 0008 美国专利US7,230,310B2，（method of manufacturing semiconductor device having composite buffer lay。
15、er,【具有复合缓冲层的半导体器件的制造方法2007】）中 采用刻槽并键合的方式形成超结结构，但对于刻槽的精度要求很高，工艺难度较大。 0009 文献（Yoshiyuki Hattori,Takashi Suzuki,Masato Kodama,Eiko Hayashii,and Tsutomu Uesugi，Shallow angle implantation for extended trench gate power MOSFETs with super junction structure【在具有延伸槽栅的超结功率MOSFET中的倾斜 离子注入】，ISPSD,2001）提出了一种采用倾。
16、斜离子注入离子形成的槽栅超结VDMOS结构， 在一定程度上降低了工艺成本；且由于这种工艺的特点，P柱区或N柱区可以做得很窄，在 要求低功耗功率电子领域具有很好的应用前景。但是这种工艺中注入离子穿透槽侧壁的氧 化层，故需要精确控制氧化层的厚度，工艺难度大，对工艺比较敏感，耐压也做不高； 0010 中国专利CN 101267000A，（王彩琳，孙军，氧化物填充的延伸沟槽栅超结MOSFET 及其制造方法）和学位论文（孙军，【SJ MOSFET特性分析与设计】2008）公开图3所示半导 体器件及其制造工艺,该结构槽栅下的介质为微电子工艺中常用的SiO 2 介质，其工艺过程 及其制造按照以下关键步骤：（。
17、1）在衬底上外延生长形成第一导电类型的漂移区、外延或 离子注入形成体区、离子注入形成体接触区以及源区；（2）刻蚀第一导电类型的漂移区直 至衬底，形成第一沟槽；（3）利用小倾角（即注入角度）离子注入将第一沟槽的两内侧壁 形成窄且杂质浓度较高的第二导电类型半导体区域，从而在槽两侧形成超结。经以上工艺 后形成如图4所示的剖面。（4）在第一沟槽内填充并平坦化二氧化硅；（5）刻蚀二氧化硅形 成第二沟槽，在第二沟槽内制作槽栅。然而，在形成有源区（含体区、体接触区以及源区）后 再进行小倾角离子注入、氧化物填充延伸沟槽以及槽栅形成的工艺工艺步骤具有以下主要 缺点：（1）第一沟槽的介质填充和平坦化、槽栅制作以及。
18、平坦化将影响已形成的有源区（体 区、体接触区以及源区）；（2）为了确保小倾角注入的离子覆盖槽两侧壁有源层以下所有的 区域，且不覆盖槽两侧壁的有源层，用于离子注入的掩模（图4中标号102）制作要求高，注 入角度需精确控制，增加了工艺难度；（3）器件耐压越高，延伸沟槽越深，注入难度越大，工 艺容差越小； （4）工艺上难以准确控制延伸沟槽内二氧化硅的高度。一方面，槽栅在纵向 必须跨越体区（即延伸沟槽内氧化物的上表面不能高于体区的下表面）；另一方面，槽栅与 漂移区交迭越长，栅-漏电容越大，且器件耐压随延伸沟槽内二氧化硅高度的减小而降低， 故工艺上需准确控制延伸沟槽内二氧化硅的高度以确保器件电学性能。 。
19、发明内容 0011 本发明的目的是克服目前具有槽栅超结的半导体功率器件的制造工艺难度较大 的缺点，提供一种纵向功率半导体器件的制造方法。 0012 本发明解决其技术问题，采用的技术方案是，纵向功率半导体器件的制造方法，其 特征在于，包括以下步骤： 0013 a在半导体衬底上外延形成第一半导体区； 0014 b在所述第一半导体区顶部热氧化生长氧化层，再淀积Si 3 N 4 掩蔽层，并涂抹光刻 胶，进行光刻； 说 明 书CN 102945799 A 3/8页 6 0015 c在所述第一半导体区上，从所述第一半导体区的顶部局部向所述半导体衬底刻 蚀，直到半导体衬底，形成第一沟槽，再去除光刻胶； 00。
20、16 d采用热氧化法在第一沟槽两侧壁形成氧化层，并湿法刻蚀去除该氧化层，以去 掉所述第一沟槽两侧壁的损伤，再用热氧化在所述第一沟槽内壁形成氧化层，该氧化层用 于减小离子注入造成的损伤； 0017 e采用倾斜离子注入在第一沟槽两侧壁形成窄且高浓度的第二半导体区，所述第 一半导体区和第二半导体区构成整个器件的漂移区，并在第一沟槽两侧对称分布，之后去 除第一沟槽内壁的氧化层； 0018 f在所述第一沟槽内壁热氧化形成氧化层，之后在第一沟槽填充绝缘介质； 0019 g对所述绝缘介质表面进行平坦化，使绝缘介质表面与半导体漂移区表面齐平， 使平坦化之后的漂移区达到设定的厚度； 0020 h在所述半导体漂移。
21、区上外延生长半导体，形成体区，半导体的外延横向过生长 使体区完全覆盖所述第一沟槽的绝缘介质，并对体区表面平坦化，使平坦化之后的体区达 到设定的厚度； 0021 i在所述半导体漂移区上方的体区上，沿所述体区的顶部向半导体漂移区刻蚀， 形成第二沟槽，以定义槽栅的位置和大小，所述第二沟槽深度等于或大于体区深度； 0022 j在所述第二沟槽的两侧壁以及半导体漂移区表面制作槽栅； 0023 k在所述体区表面进行离子注入形成源区和体接触区，最后进行各电极制备以及 表面钝化工艺，形成完整的器件。 0024 具体的，在步骤a之前，还包括以下步骤： 0025 l在半导体衬底上形成与第二半导体区导电类型相同的耐压。
22、层； 0026 步骤a为以下步骤：在耐压层上外延形成第一半导体区； 0027 步骤c为以下步骤：在所述第一半导体区上，从所述第一半导体区的顶部局部向 所述半导体衬底刻蚀，直到耐压层，形成第一沟槽，再去除光刻胶。从而形成带有半介质槽 的纵向功率半导体器件。 0028 进一步的，步骤c中，所述刻蚀的方法包括干法刻蚀或湿法刻蚀，干法刻蚀形成的 第一沟槽呈U型，湿法刻蚀形成的第一沟槽呈梯形或V型。 0029 具体的，步骤e中，第二半导体区的宽度小于所述第一半导体区的宽度，且第二半 导体区的浓度高于第一半导体区浓度，倾斜离子注入的具体角度取决于拓展槽的深度和深 宽比，槽越深、深宽比越大，注入角度越小，注。
23、入第二半导体区的杂质选择扩散系数小的杂 质。 0030 再进一步的，步骤g具体为以下步骤：对所述绝缘介质表面进行平坦化，使绝缘介 质表面与半导体漂移区表面齐平，半导体漂移区顶部的Si 3 N 4 掩蔽层为平坦化的终止层，使 平坦化之后的漂移区达到设定的厚度。 0031 具体的，g步骤中，对所述绝缘介质表面进行平坦化的方法为：首先采用化学机械 平坦化，直到第一半导体区的顶部的Si 3 N 4 掩蔽层，然后采用干法刻蚀第一沟槽内的介质和 半导体漂移区顶部的氧化层以及Si 3 N 4 掩蔽层，使半导体漂移区表面与绝缘介质表面齐平。 0032 再进一步的，第一沟槽内的绝缘介质为二氧化硅或介电常数远大于。
24、半导体漂移区 的绝缘介质或介电系数低于二氧化硅的绝缘介质，所述绝缘介质的临界击穿电场大于30V/ 说 明 书CN 102945799 A 4/8页 7 m。 0033 具体的，步骤h中，在形成体区后，采用离子注入方法调节体区的浓度。 0034 再进一步的，步骤i中，当所述第二半导体区与所述第一半导体区的导电类型不 相同时，第二沟槽宽度大于或等于第一半导体区的宽度，且小于第一半导体区和所述第二 半导体区宽度之和；当所述第二半导体区与所述第一半导体区的导电类型相同时，则第二 沟槽宽度可大于、等于或小于第一半导体区的宽度，且小于第一半导体区和所述第二半导 体区宽度之和。 0035 具体的，步骤j中，。
25、制作槽栅的方法为：利用热氧化方法，在有第二沟槽两侧壁以 及半导体漂移区顶部形成栅氧化层，然后利用化学气相沉积法填充多晶硅，由此形成槽栅。 0036 再进一步的，该纵向功率半导体器件为MOS控制的纵向器件。 0037 本发明的有益效果是，通过上述纵向功率半导体器件的制造方法槽栅半导体功率 器件，不再需要复杂的掩膜，而且避免了体区、源区受到第一沟槽的刻蚀、填充及平坦化的 影响，还可以确保槽栅底部与体区下界面平齐或略低于体区下界面，且槽栅的制作位于半 导体漂移区的上方，而非第一沟槽的上方，从而栅-漏电容可以保持在较低的值，同时高K 介质还有利 于提高半导体漂移区的浓度，从而降低器件导通电阻，另外，由。
26、于沟槽的深度 降低，倾斜离子注入的工艺难度降低，工艺容差增加，且沟槽内介质的填充和平坦化更容 易，且避免了采用多次外延、多次注入的方式带来的晶格缺陷，工艺相对简单；且采用本方 法制造带有半介质槽的MOS控制纵向器件，只需在外延形成第一半导体区之前，在所述半 导体衬底上形成与第二半导体区具有相同导电类型的耐压层，从而降低了刻槽深度以及其 他工艺的难度，并耐压程度较高（耐压高于400V），而本方法制备的器件应用在MOS控制的 器件上，第一沟槽槽内的介质是微电子工艺中最常用、工艺最成熟的二氧化硅，或者是介电 系数低于二氧化硅的介质，与常规VDMOS相比，可以增加器件的开关频率，改善动态特性； 或者是。
27、介电常数远大于半导体漂移区的介质，这样增加漂移区浓度，降低导通电阻，另外， 本方法制备的器件应用在MOS控制的纵向器件上，能有效缓解耐压、导通电阻以及开关损 耗之间的矛盾关系高K介质区提高半导体漂移区浓度且形成窄条宽的高浓度的第二半导 体区形成低阻电流通道，降低比导通电阻；高K介质区自适应耗尽半导体漂移区缓解电荷 非平衡问题，增加耐压和工艺容差；高K介质区可以调制器件内二维电场分布而提高耐压； 半导体漂移区中与高K介质区接触的第二半导体区窄且掺杂浓度高，半导体漂移区宽度的 变化对器件性能没有太大的影响，所以器件设计和制造具有很大的灵活性；且由于第二半 导体区与第一半导体区相接触，整个半导体漂移。
28、区也不像美国专利US7，230，310B2中易 碎。 附图说明 0038 图1是常规“超结”结构多次外延、多次离子注入的示意图； 0039 图2是常规“超结”结构多次外延、多次离子注入经过退火后形成的超结结构的示 意图； 0040 图3是中国专利CN101267000A提出的氧化物填充的延伸沟槽栅超结MOSFET的结 构示意图； 0041 图4是中国专利CN101267000A提出的，先形成漂移区、有源区，再刻蚀沟槽，并穿 说 明 书CN 102945799 A 5/8页 8 过沟槽两侧壁进行小角度离子注入形成超结后的DMOS剖面示意图； 0042 图5是本实施例1中根据本发明纵向功率半导体器。
29、件的制造方法制造的一个带有 介质槽的N沟道槽栅VDMOS结构示意图； 0043 图6是本实施例1中在半导体衬底上外延第一导半导体区的示意图； 0044 图7是本实施例1中在第一半导体区顶部依次热氧化生长薄氧化层，淀积Si 3 N 4 ， 再涂上光刻胶之后的示意图； 0045 图8是本实施例1中刻蚀第一半导体区直至衬底形成第一沟槽的示意图； 0046 图9是本实施例1中采用热氧化法在第一沟槽两侧壁形成氧化层的示意图； 0047 图10是本实施例1中采用湿法刻蚀去除该氧化层的示意图； 0048 图11是本实施例1中再用热氧化法生长一层氧化层的示意图； 0049 图12是本实施例1中去掉第一沟槽内壁。
30、的氧化层后的单位元胞示意图； 0050 图13是本实施例1中采用热氧化法在第一沟槽内壁形成氧化层的示意图； 0051 图14是本实施例1中在第一沟槽中填充绝缘介质的示意图； 0052 图15是本实施例1中对绝缘介质平坦化，使绝缘介质表面与半导体漂移区表面齐 平的示意图； 0053 图16是本实施例1中在半导体漂移区上外延生长半导体形成体区的示意图； 0054 图17是本实施例1中对体区表面平坦化，使平坦化之后的体区达到设定的厚度的 示意图； 0055 图18是本实施例1中在半导体漂移区上方的体区上，从所述体区的顶部向半导体 漂移区刻蚀，形成第二沟槽的示意图； 0056 图19是本实施例1中在第。
31、二沟槽的两侧壁以及半导体漂移区表面制作槽栅的示 意图； 0057 图20是本实施例2中根据本发明工艺制造的IGBT结构的示意图； 0058 图21是本实施例3中根据本发明纵向功率半导体器件的制造方法制造的P沟道 槽栅VDMOS示意图； 0059 图22是本实施例4中根据本发明纵向功率半导体器件的制造方法制造的半介质 槽VDMOS结构示意图； 0060 其中，0为一个单位元胞，1为N+半导体衬底，2为第一半导体区，3为第二半导体 区，2为常规工艺形成的第一导电类型的半导体漂移区，3为常规工艺形成的第二导电类 型的半导体漂移区，4为绝缘介质，5为体区，6为栅氧化层，7为体接触区，8为金属电极材 料。
32、，9为源区，10为厚SiO 2 层，11为多晶硅，12为半导体耐压层，13为Si 3 N 4 掩膜下方的薄 SiO 2 氧化层，13为第一沟槽侧壁的薄SiO 2 氧化层，14为Si 3 N 4 掩蔽层，15为光刻胶，101 为P+半导体衬底，102为掩膜，为注入角度，2001为第一次外延所形成的第一半导体区， 2002为第二次外延所形成的第一半导体区，2003为第三次外延所形成的第一半导体区， 2004为第四次外延所形成的第一半导体区，2005为第五次外延所形成的第一半导体区， 3001为第一次注入所形成的第二半导体区，3002为第二次注入所形成的第二半导体区， 3003为第三次注入所形成的第。
33、二半导体区，3004为第四次注入所形成的第二半导体区， 3005为第五次注入所形成的第二半导体区，S为源电极，D为漏电极，G为栅电极。 说 明 书CN 102945799 A 6/8页 9 具体实施方式 0061 下面结合附图及实施例，详细描述本发明的技术方案。 0062 本发明所述的纵向功率半导体器件的制造方法，具体为：首先在半导体衬底上外 延形成 第一半导体区，然后在第一半导体区顶部热氧化生长氧化层，再淀积Si 3 N 4 掩蔽层， 并涂抹光刻胶，进行光刻，再在第一半导体区上，从第一半导体区的顶部局部向所述半导体 衬底刻蚀，直到半导体衬底，形成第一沟槽，再去除光刻胶，然后再采用热氧化法在第。
34、一沟 槽两侧壁形成氧化层，并湿法刻蚀去除该氧化层，以去掉第一沟槽两侧壁的损伤，再用热氧 化在第一沟槽内壁形成氧化层，该氧化层用于减小离子注入造成的损伤，再采用倾斜离子 注入在第一沟槽两侧壁形成窄且高浓度的第二半导体区，第一半导体区和第二半导体区构 成整个器件的漂移区，并在第一沟槽两侧对称分布，之后去除第一沟槽内壁的氧化层，然后 在第一沟槽内壁热氧化形成氧化层，之后在第一沟槽填充绝缘介质，并对绝缘介质表面进 行平坦化，使绝缘介质表面与半导体漂移区表面齐平，使平坦化之后的漂移区达到设定的 厚度，然后在半导体漂移区上外延生长半导体，形成体区，半导体的外延横向过生长使体区 完全覆盖所述第一沟槽的绝缘介。
35、质，并对体区表面平坦化，使平坦化之后的体区达到设定 的厚度，然后在半导体漂移区上方的体区上，沿所述体区的顶部向半导体漂移区刻蚀，形成 第二沟槽，以定义槽栅的位置和大小，再在第二沟槽的两侧壁以及半导体漂移区表面制作 槽栅，最后在体区表面进行离子注入形成源区和体接触区，最后进行各电极制备以及表面 钝化工艺，形成完整的器件。 0063 实施例1 0064 本例以制造带有介质槽的N沟道槽栅VDMOS为例详细描述本发明的纵向功率半导 体器件的制造方法，该带有介质槽的N沟道槽栅VDMOS的结构示意图如图5。 0065 本例中制造带有介质槽的N沟道槽栅VDMOS的方法包括如下具体步骤： 0066 a、通过外。
36、延生长，在N+半导体衬底1上形成n型的第一半导体区2，其形成第一半 导体区2后如图6所示； 0067 b、在所述第一半导体区2顶部热氧化生长薄氧化层13，再淀积Si 3 N 4 掩蔽层14，之 后再涂光刻胶15，进行光刻，涂上光刻胶15后如图7所示； 0068 c、在所述第一半导体区2上，从所述第一半导体区2的顶部向所述半导体衬底1 刻蚀，直到半导体衬底1，形成第一沟槽，形成第一沟槽后如图8所示，再去除光刻胶15； 0069 本步骤中，可以使用反应离子刻蚀等干法刻蚀，也可以使用湿法刻蚀。使用干法刻 蚀可准确控制沟槽的深宽比，形成的沟槽基本成U型；使用湿法刻蚀所形成的沟槽可以是 梯形或V型的。优。
37、先地，选择干法刻蚀以控制沟槽的形状和深宽比。 0070 d、采用热氧化法在第一沟槽两侧壁形成薄氧化层13，形成薄氧化层13后如图9 所示，并用湿法刻蚀去除薄氧化层13，去除薄氧化层13后如图10所示，其目的是去掉第 一沟槽两侧壁的损伤；再用热氧化在所述第一沟槽内壁形成薄氧化层13，再次形成薄氧 化层13后仍可以如图9所示，该薄氧化层用于减小离子注入造成的损伤； 0071 e、采用倾斜离子注入（注入角度）在第一沟槽两侧壁形成窄且高浓度的第二半 导体区3（本例中为n型），所述第一半导体区2和第二半导体区3构成器件的漂移区，并在 第一沟槽两侧对称分布，形成第二半导体区3后如图11所示；之后去除步骤d。
38、中的第一沟 槽内壁的薄氧化层13，去除薄氧化层13后如图12所示，图12中只画出了图11中的一个 说 明 书CN 102945799 A 7/8页 10 单位元胞0； 0072 本步骤中，第二半导体区3的宽度小于所述第一半导体区2的宽度，且第二半导体 区3的浓度高于第一半导体区2浓度，将n型掺杂剂通过倾斜离子注入第一半导体区2的 两侧壁，将第一半导体区2转变为第二半导体区3。而注入第二半导体区3的杂质需要选择 扩散系数小的杂质，又因为砷的固溶度大且扩散系数远小于氮和磷，因此，本发明的一个优 选实施例注入n型杂质砷，便于形成窄n型第二半导体区3，且便于控制第二半导体区3的 浓度分布。由于采用倾斜。
39、离子注入，第二半导体区3的宽度可以很窄，倾斜离子注入的具体 角度取决于拓展槽的深度和深宽比，槽越深、深宽比越大，注入角度越小。可以通过调节 倾斜注入的剂量、能量以及角度等参数来控制n型半导体区3的宽度和掺杂浓度。 0073 f、在所述第一沟槽内壁热氧化形成薄氧化层13，形成薄氧化层13后如图13所 示，该薄氧化层13的作用是降低高K介质和漂移区接触界面的界面态密度，之后在第一沟 槽填充绝缘介质4，填充绝缘介质4后如图14所示，该绝缘介质4是介电常数大于半导体漂 移区的绝缘介质（如高K介质），或者介电系数小于或等于二氧化硅的绝缘介质； 0074 本步骤中，第一沟槽内绝缘介质4的填充可以采用热生长。
40、或淀积的方式，淀积生 长的绝缘介质4不及热生长的绝缘介质4致密，可进行高温增密。第一沟槽内绝缘介质4 较厚，则采用多次淀积的方式填充。第一沟槽内的绝缘介质4可以是微电子工艺中最常用、 工艺最成熟的二氧化硅或者是介电系数低于二氧化硅的介质，这样可以增加器件的开关频 率，改善动态特性；或者是介电常数远大于半导体漂移区的介质，这样增加漂移区浓度，降 低导通电阻；所述绝缘介质4的临界击穿电场大于30V/m。 0075 g、对所述绝缘介质4表面进行平坦化，使绝缘介质4的表面与半导体漂移区表面 齐平，平坦化后如图15所示。在平坦化的过程中，可首先采用化学机械平坦化，直到半导体 漂移区顶部的Si 3 N 4。
41、 掩蔽层14，再采用干法刻蚀技术刻蚀第一沟槽内的绝缘介质4、Si 3 N 4 掩 蔽层14和薄氧化层13，最终使半导体漂移区表面与第一沟槽内的绝缘介质4表面齐平，使 平坦化之后的漂移区达到设定的厚度； 0076 h、在所述半导体漂移区上外延生长半导体，形成体区5，在形成体区5后，可以采 用离子注入方法调节体区5的浓度，半导体的外延横向过生长使体区5完全覆盖所述第一 沟槽的绝缘介质4，形成体区5后如图16所示；对体区5表面平坦化，使平坦化之后的体区 达到设 定的厚度，对体区5平坦化后如图17所示； 0077 i、在所述半导体漂移区上方的体区5上，沿所述体区5的顶部向半导体漂移区刻 蚀，形成第二沟。
42、槽，以定义槽栅的位置和大小，形成第二沟槽后如图18所示，这里，第二沟 槽深度应该等于或大于体区深度； 0078 本步骤中，当所述第二半导体区3与所述第一半导体区2的导电类型不同时，第二 沟槽宽度大于或等于第一半导体区2的宽度，且小于第一半导体区2和所述第二半导体区 3宽度之和；当所述第二半导体区3与所述第一半导体区2的导电类型相同时，第二沟槽宽 度大于或等于或小于第一半导体区2的宽度，且小于第一半导体区2和所述第二半导体区 3宽度之和。 0079 j、在所述第二沟槽的两侧壁以及半导体漂移区表面制作槽栅，形成槽栅后如图19 所示； 0080 本步骤中，制作槽栅的方法为：利用热氧化方法，在有第二沟。
43、槽两侧壁以及半导体 说 明 书CN 102945799 A 10 8/8页 11 漂移区顶部形成栅氧化层6，然后利用化学气相沉积法填充多晶硅11，由此形成槽栅。 0081 k、在所述体区5表面进行离子注入形成源区9和体接触区7；最后进行各电极（金 属电极8及厚SiO 2 层10，金属电极8包括源电极S、漏电极D及栅电极G）制备以及表面钝 化工艺，形成完整的器件，如图5所示。 0082 对于MOS器件，半导体衬底1的导电类型与第二半导体区3的导电类型相同。第 一半导体区2的导电类型与第二半导体区3的导电类型相同或相反（若相反，则形成超结结 构）。 0083 实施例2 0084 本例以制造IGBT。
44、器件为例，其结构示意图如图20所示。 0085 实施例1中详细说明的本发明的半导体器件的制造工艺，优选地应用在MOS控制 的纵向器件，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。而应用在如图20所 示IGBT器件时，半导体衬底1的导电类型与第二半导体区3的导电类型相反，对于n沟 IGBT，与实施例1不同的是，其初始的半导体衬底1材料为P + 半导体衬底101，其导电类型 与第二半导体区3的导电类型相反，其余步骤与实施例1完全相同。 0086 实施例3 0087 本例以制造P沟道槽栅VDMOS器件为例，其结构示意图如图21所示。 0088 实施例1中详细说明的本发明的半导体器件的制造工艺，。
45、即可用于N沟道MOS控 制纵向器件，也可以应用在P沟道MOS控制纵向器件。如图21所示，其半导体衬底1、倾斜 离子注入形成的第二半导体区3、体区5、体接触区7、源区9与实施例1中所述的N沟道 VDMOS相应区域的掺杂类型相反即可。 0089 实施例4 0090 本例以制造半介质槽VDMOS器件为例，其结构示意图如图22所示。 0091 实施例1中详细说明的本发明的半导体器件的制造工艺，如果器件所需耐压较 高，可以做成半介质槽结构，如图22所示，即第一半导体区2、第二半导体区3以及第一沟槽 的底部与N + 衬底1（N沟道槽栅VDMOS的情形）之间有一层n - 半导体耐压层12，以降低刻 槽深度及。
46、倾斜离子注入等工艺难度，并借助n层承受部分耐压，这更适合于耐压较高（耐压 高于400V）。与实施例1工艺上相比较，只要在外延第一半导体区2之前外延一层低浓度的 n-半导体耐压层12，并在该n-半导体耐压层12外延第一半导体区2即可，且在刻蚀形成 第一沟槽时，刻蚀到耐压层12为止，其他的关键步骤与实施例1相同。 0092 根据本发明方法的制作半导体器件制造工艺简单、成本低等优点。本发明的半导 体器件的制造工艺，优选地应用在MOS控制的纵向器件，如VDMOS和IGBT，从而缓解耐压、导 通电阻以及开关损耗之间的矛盾关系，可以应用在N沟道或和P沟道器件。 说 明 书CN 102945799 A 11。
47、 1/15页 12 图1 图2 说 明 书 附 图CN 102945799 A 12 2/15页 13 图3 说 明 书 附 图CN 102945799 A 13 3/15页 14 图4 说 明 书 附 图CN 102945799 A 14 4/15页 15 图5 图6 说 明 书 附 图CN 102945799 A 15 5/15页 16 图7 说 明 书 附 图CN 102945799 A 16 6/15页 17 图8 图9 说 明 书 附 图CN 102945799 A 17 7/15页 18 图10 图11 说 明 书 附 图CN 102945799 A 18 8/15页 19 图12。
48、 图13 说 明 书 附 图CN 102945799 A 19 9/15页 20 图14 说 明 书 附 图CN 102945799 A 20 10/15页 21 图15 说 明 书 附 图CN 102945799 A 21 11/15页 22 图16 图17 说 明 书 附 图CN 102945799 A 22 12/15页 23 图18 图19 说 明 书 附 图CN 102945799 A 23 13/15页 24 图20 说 明 书 附 图CN 102945799 A 24 14/15页 25 图21 说 明 书 附 图CN 102945799 A 25 15/15页 26 图22 说 明 书 附 图CN 102945799 A 26 。