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1、(10)申请公布号 CN 102856186 A (43)申请公布日 2013.01.02 C N 1 0 2 8 5 6 1 8 6 A *CN102856186A* (21)申请号 201110175056.7 (22)申请日 2011.06.27 H01L 21/283(2006.01) H01L 29/423(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 申请人北京北方微电子基地设备工艺研究 中心有限责任公司 (72)发明人朱慧珑 尹海洲 骆志炯 (74)专利代理机构北京汉昊知识产权代理事务 所(普通合伙) 11370 代理人朱。
2、海波 (54) 发明名称 一种半导体结构及其制造方法 (57) 摘要 本发明提供了一种半导体结构的制造方法， 该方法包括：提供SOI衬底，并在所述SOI衬底 上形成栅极结构；刻蚀所述栅极结构两侧的所述 SOI衬底的SOI层和BOX层，以形成暴露所述BOX 层的沟槽，该沟槽部分进入所述BOX层；在所述沟 槽内形成金属层，该金属层与所述SOI层相接触。 相应地，本发明还提供一种使用上述方法形成的 半导体结构。本发明提供的半导体结构及其制造 方法首先在SOI衬底上形成延伸至BOX层的沟槽， 然后形成填满该沟槽的金属层，由于金属的电阻 远远低于半导体材料或金属硅化物，因此源/漏 区的接触电阻大大减小，。
3、有利于提升半导体器件 的性能。 (51)Int.Cl. 权利要求书2页 说明书7页 附图7页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说明书 7 页 附图 7 页 1/2页 2 1.一种半导体结构的制造方法，其特征在于，该方法包括： a)提供SOI衬底，并在所述SOI衬底上形成栅极结构(200)； b)刻蚀所述栅极结构(200)两侧的所述SOI衬底的SOI层(100)和BOX层(110)，以 形成暴露所述BOX层(110)的沟槽(140)，该沟槽(140)部分进入所述BOX层(110)； c)在所述沟槽(140)内形成金属层(150)，该金属层(150)。
4、与所述栅极结构(200)下 方的所述SOI层(100)相接触。 2.一种半导体结构的制造方法，其特征在于，该方法包括： a)提供SOI衬底，在该SOI衬底上覆盖掩膜(400)，所述掩膜掩盖的区域为预定形成栅 极线的区域； b)刻蚀所述掩膜(400)两侧的SOI层(100)和BOX层(110)，以形成暴露所述BOX层 (110)沟槽(140)，该沟槽(140)部分进入所述BOX层(110)； c)在所述沟槽(140)内形成金属层(150)，该金属层(150)与所述栅极结构(200)下 方的所述SOI层(100)相接触； d)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构(200)。 3.。
5、根据权利要求1或2所述的方法，其特征在于： 所述沟槽(140)的深度的范围是50nm150nm。 4.根据权利要求1或2所述的方法，其特征在于： 所述沟槽(140)暴露部分所述SOI衬底的隔离区(120)。 5.根据权利要求1或2所述的方法，其特征在于： 所述金属层(150)的材料包括W、Al、TiAl、TiN或其组合。 6.根据权利要求1或2所述的方法，其特征在于，该方法还包括： 形成覆盖所述栅极结构(200)和所述金属层(150)的介质层(300)，并在该介质层 (300)中分别形成暴露至少部分所述金属层(150)的第一接触孔(310)，以及暴露至少部分 所述栅极结构(200)的第二接触孔。
6、(320)。 7.一种半导体结构，其特征在于，该半导体结构包括SOI衬底、栅极结构(200)和金属 层(150)，其中： 所述SOI衬底包括SOI层(100)和BOX层(110)； 所述栅极结构(200)形成在所述SOI层(100)之上； 所述金属层(150)形成在所述栅极结构(200)两侧的所述SOI衬底内，该金属层(150) 与所述栅极结构(200)下方的所述SOI层(100)和BOX层(110)相接触，并延伸至所述BOX 层(110)内。 8.根据权利要求7所述的半导体结构，其特征在于，该半导体结构还包括： 形成在所述栅极结构(200)两侧的侧墙(210)。 9.根据权利要求7所述的半导。
7、体结构，其特征在于： 所述金属层(150)的厚度的范围是50nm150nm。 10.根据权利要求7所述的半导体结构，其特征在于： 所述金属层(150)还与所述SOI衬底的隔离区(120)相接触。 11.根据权利要求7、9或10所述的半导体结构，其特征在于： 所述金属层(150)的材料包括包括W、Al、TiAl、TiN或其组合。 权 利 要 求 书CN 102856186 A 2/2页 3 12.根据权利要求11所述的半导体结构，其特征在于，该半导体结构还包括覆盖所述 栅极结构(200)和所述金属层(150)的介质层(300)，该介质层(300)内包括： 与所述金属层(150)接触的第一接触塞(。
8、330)；和/或 与所述栅极结构(200)接触的第二接触塞(340)。 权 利 要 求 书CN 102856186 A 1/7页 4 一种半导体结构及其制造方法 技术领域 0001 本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。 背景技术 0002 随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大 的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩 小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，各种微观效应凸显出来，为 适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。 0003 绝缘体上硅(Silic。
9、on-On-Insulator，SOI)具有较好的介质隔离特性，采用SOI制 成的集成电路具有寄生电容小、集成密度高、速度快、工艺简单和短沟道效应小等优势，通 常SOI衬底包括三层主要结构，分别是体硅层、体硅层之上的氧化埋层(Buried Oxide层， BOX层)和覆盖在所述BOX层之上的SOI层，所述SOI层的材料是单晶硅。 0004 现有技术工艺中，使用上述SOI衬底生产半导体器件在形成与源/漏区的接触塞 时，由于器件尺寸的减小，接触塞底部与源/漏区的接触面积有限，因此接触电阻较大。为 了提升半导体器件的性能，希望减小上述接触电阻。 发明内容 0005 本发明的目的在于提供一种半导体结构。
10、及其制造方法，以减少使用SOI层为 Ultrathin硅体的SOI衬底生产半导体器件的栅极与源/漏区之间的电容。 0006 一方面，本发明提供了一种半导体结构的制造方法，该方法包括： 0007 a)提供SOI衬底，并在所述SOI衬底上形成栅极结构； 0008 b)刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露所述BOX 层的沟槽，该沟槽部分进入所述BOX层； 0009 c)在所述沟槽内形成金属层，该金属层与所述栅极结构下方的所述SOI层相接 触。 0010 另一方面，本发明还提供了另一种半导体结构的制造方法，该方法包括： 0011 a)提供SOI衬底，在该SOI衬底上覆盖。
11、掩膜，所述掩膜掩盖的区域为预定形成栅极 线的区域； 0012 b)刻蚀所述掩膜两侧的SOI层和BOX层，以形成暴露所述BOX层沟槽，该沟槽部分 进入所述BOX层； 0013 c)在所述沟槽内形成金属层，该金属层与所述栅极结构下方的所述SOI层相接 触； 0014 d)移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。 0015 相应地，本发明还提供了一种半导体结构，该半导体结构包括SOI衬底、栅极结构 和金属层，其中： 0016 所述SOI衬底包括SOI层和BOX层； 说 明 书CN 102856186 A 2/7页 5 0017 所述栅极结构形成在所述SOI层之上； 0018 所述金属。
12、层形成在所述栅极结构两侧的所述SOI衬底内，该金属层与所述栅极结 构下方的所述SOI层和BOX层相接触，并延伸至所述BOX层内。 0019 本发明提供的半导体结构及其制造方法首先在SOI衬底上形成延伸至BOX层的沟 槽，然后形成填满该沟槽的金属层，由于金属的电阻远远低于半导体材料或金属硅化物，因 此源/漏区的接触电阻大大减小，有利于提升半导体器件的性能。 附图说明 0020 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它 特征、目的和优点将会变得更明显： 0021 图1(a)和图1(b)是根据本发明的半导体结构的制造方法的两个具体实施方式的 流程图； 0022 图2至图。
13、7是根据本发明的一个具体实施方式按照图1(a)示出的流程制造半导 体结构过程中该半导体结构各个制造阶段的剖视结构示意图； 0023 图8至图11是根据本发明的一个具体实施方式按照图1(b)示出的流程 制造半 导体结构过程中该半导体结构各个制造阶段的剖视结构示意图。 0024 附图中相同或相似的附图标记代表相同或相似的部件。 具体实施方式 0025 为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施 例作详细描述。 0026 下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终 相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附 。
14、图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。 0027 下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简 化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且 目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重 复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此 外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到 其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之 “上”的结构可以包括第一和第二特征形成为。
15、直接接触的实施例，也可以包括另外的特征形 成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。 0028 以下首先给出本发明提供的半导体结构的一种优选具体实施方式，请参考图7，图 7是根据本发明的半导体结构的一个具体实施方式的剖视结构示意图，该半导体结构包括 SOI衬底、栅极结构200和金属层150，其中： 0029 所述SOI衬底包括SOI层100和BOX层110； 0030 所述栅极结构200形成在所述SOI层100之上； 0031 所述金属层150形成在所述栅极结构200两侧的所述SOI衬底内，该金属层150 与所述栅极结构200下方的所述SOI层100和BOX层110相。
16、接触，并延伸至所述BOX层110 说 明 书CN 102856186 A 3/7页 6 内。 0032 此外，在栅极结构200的两侧还形成侧墙210。 0033 所述SOI衬底至少具有三层结构，分别是：体硅层130(图1中只示出部分所述体 硅层130)、体硅层130之上的BOX层110，以及覆盖在BOX层110之上的SOI层100。其中， 所述BOX层110的材料通常选用SiO 2 ，BOX层的厚度通常大于100nm；SOI层100的材料是 单晶硅、Ge或III-V族化合物(如SiC、砷化镓、砷化铟或磷化铟等)，本具体实施方式中选 用的SOI衬底是具有Ultrathin(超薄)SOI层100的。
17、SOI衬底，因此该SOI层100的厚度通 常小于100nm，例如50nm。通常该SOI衬底中还形成有隔离区120，用于将所述SOI层100 分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区120的材料是绝缘材料，例 如可以选用SiO 2 、Si 3 N 4 或其组合，隔离区120的宽度可以视半导体结构的设计需求决定。 0034 在前栅工艺中，栅极结构200包括栅极介质层和栅极堆叠，在后栅工艺中，栅极结 构200包括伪栅和承载伪栅的栅介质层。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化 硅和/或其他合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-刻 蚀工艺形成，其厚。
18、度范围大约是10nm-100nm。 0035 金属层150的材料可以选用W、Al、TiAl、TiN或其组合，在本实施例中进行平坦化 处理使金属层150的上平面与栅极结构200的下平面齐平。该金属层150不仅与SOI层100 和BOX层110相接触，优选地还与隔离区120相接触。该金属层150的厚度范围是50nm 150nm。在其他一些实施例中，金属层150未经过平坦化处理，相邻之间的半导体器件通过 金属层150形成相互电连接，以形成半导体器件的局部互联。 0036 可选地，如图7所示，经过后续加工后，该半导体结构还包括覆盖栅极结构200和 金属层150的介质层300，该介质层300内包括：与金。
19、属层150接触的第一接触塞330，和 /或与所述栅极结构200接触的第二接触塞340。介质层300的材料可以包括SiO 2 、碳掺 杂SiO 2 、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合，其厚度范围可以是40nm-150nm，如 80nm、100nm或120nm；第一接触塞330和第二接触塞340嵌于介质层300内，其材料可以选 用W、Al、TiAl合金中任一种或其组合。需要说明的是，如果栅极结构200是伪栅，则在介质 层300形成之前已经将所述伪栅替换为栅极堆叠结构(例如金属栅等)。 0037 在同一个半导体器件之中，根据制造需要可以包括上述实施例或其他合 适的半 导体结构。 。
20、0038 下文中将结合本发明提供的半导体结构的制造方法对上述实施例进行进一步的 阐述。 0039 请参考图1(a)，图1(a)是根据本发明的半导体结构的制造方法的一个具体实施 方式的流程图，该方法包括： 0040 步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结构； 0041 步骤S102，刻蚀所述栅极结构两侧的所述SOI衬底的SOI层和BOX层，以形成暴露 所述BOX层的沟槽，该沟槽部分进入所述BOX层； 0042 步骤S103，在所述沟槽内形成金属层，该金属层与所述栅极结构下方的所述SOI 层相接触。 0043 下面结合图2至图5对步骤S101至步骤S103进行说明，图2至图5。
21、是根据本发 明的一个具体实施方式按照图1(a)示出的流程制造半导体结构过程中该半导体结构各个 说 明 书CN 102856186 A 4/7页 7 制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的目 的，因此没有必要按比例绘制。 0044 参考图2和图3，执行步骤S101，提供SOI衬底，并在所述SOI衬底上形成栅极结 构200。 0045 首先参考图2，其中，所述SOI衬底至少具有三层结构，分别是：体硅层130(图 1(a)中只示出部分所述体硅层130)、体硅层130之上的BOX层110，以及覆盖在BOX层110 之上的SOI层100。其中，所述BOX层110的材。
22、料通常选用SiO 2 ，BOX层的厚度通常大于 100nm；SOI层100的材料是单晶硅、Ge或III-V族化合物(如SiC、砷化镓、砷化铟或磷化铟 等)，本具体实施方式中选用的SOI衬底是具有Ultrathin(超薄)SOI层100的SOI衬底， 因此该SOI层100的厚度通常小于100nm，例如50nm。通常该SOI衬底中还形成有隔离区 120，用于将所述SOI层100分割为独立的区域，用于后续加工形成晶体管结构所用，隔离区 120的材料是绝缘材料，例如可以选用SiO 2 、Si 3 N 4 或其组合，隔离区120的宽度可以视半导 体结构的设计需求决定。 0046 接下来参考图3，在所述S。
23、OI衬底上(具体而言是在SOI层100上)形成栅极结 构200，在前栅工艺中，该栅极结构200的形成过程如下：形成覆盖SOI层100和隔离区120 的栅极介质层、覆盖栅极介质层的栅金属层、覆盖栅金属 层的栅电极层、覆盖栅电极层的 氧化物层、覆盖氧化物层的氮化物层、以及覆盖氮化物层并用于绘图以刻蚀出栅极堆叠的 光刻胶层，其中，栅极介质层的材料可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介 质，例如HfO 2 、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、A1 2 O 3 、La 2 O 3 、ZrO 2 、LaAlO中的一种或其 组合，其厚度在1nm4nm之间；栅金属层的材。
24、料可以选用TaC、TiN、TaTbN、TaErN、TaYbN、 TaSiN、HfSiN、MoSiN、RuTa x 、NiTa中的一种或其组合，其厚度在5nm20nm之间；栅电极 层的材料可以选用Poly-Si，其厚度在20nm80nm之间；氧化物层的材料是SiO 2 ，其厚度 在5nm10nm之间；氮化物层的材料是Si3N4，其厚度在10nm50nm之间；光刻胶层的材 料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料等。上述多层结 构中除所述光刻胶层以外，可以通过化学气相沉积(Chemical vapor deposition，CVD)、高 密度等离子体CVD、ALD(原子层淀。
25、积)、等离子体增强原子层淀积(PEALD)、脉冲激光沉积 (PLD)或其他合适的方法依次形成在SOI层100上。光刻胶层构图后可以刻蚀上述多层结 构形成如图3所示的栅极结构200(在所述SOI衬底上形成栅极线)。 0047 在后栅工艺中，栅极结构200包括伪栅和承载伪栅的栅介质层，可以在随后的步 骤中进行替代栅工艺，移除伪栅以形成所需的栅极堆叠结构。 0048 通常地，可以考虑在栅极结构200形成后，在该栅极结构200的两侧形成侧墙210， 用于将栅极结构200隔开。侧墙210可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他 合适的材料形成。侧墙210可以具有多层结构。侧墙210可以通过沉积-。
26、刻蚀工艺形成， 其厚度范围大约是10nm-100nm。 0049 请参考图4，执行步骤S102，刻蚀栅极结构200两侧的所述SOI衬底的SOI层100 和BOX层110，以形成暴露BOX层110的沟槽140，该沟槽140至少部分进入BOX层110。具 体而言，使用合适的刻蚀工艺首先移除栅极结构200两侧的SOI层100，然后移除暴露出来 的一部分BOX层110，以形成沟槽140，因此沟槽140不仅暴露了BOX层110余下的部分，在 空间上部分地替代未经刻蚀的BOX层110，沟槽140部分进入BOX层110。沟槽140的深度 说 明 书CN 102856186 A 5/7页 8 是刻蚀掉的SOI。
27、层100的厚度与刻蚀掉的BOX层110的厚度之和，就本具体实施方式选用的 SOI衬底而言，通常BOX层110的厚度大于100nm，Ultrathin SOI层100的厚度为 20nm 30nm，因此沟槽140的深度范围在50nm150nm之间。 0050 请参考图5，执行步骤S103，在沟槽140内形成金属层150，该金属层150与栅极结 构200下方的SOI层100相接触(需要说明的是，金属层150与SOI层100可能通过其他 导电介质间接接触，两者保持电连通即可)，该金属层150的材料可以选用W、Al、TiAl、TiN 或其组合。金属层150可以选用合适的沉积工艺形成在沟槽140内，例如选。
28、用CVD工艺形 成。 0051 在本实施例中，形成金属层150后，可以对该金属层150进行化学机械抛光 (Chemical-mechanical polish，CMP)的平坦化处理，使得该金属层150的上平面与栅极结 构200的下平面齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许 的范围内)。在该半导体结构的后续加工中，可能还需形成暴露该金属层150的接触孔，为 了降低刻蚀时对准的难度，可以考虑扩大金属层150的面积，基于上述考虑，可选地，在步 骤S102中扩大刻蚀所述SOI衬底的范围，使形成的沟槽140具有较大的面积，方便后续加 工中降低刻蚀接触孔的对准难度，例如完全刻蚀栅。
29、极结构200与隔离区120之间的SOI层 100和部分BOX层110，使得沟槽140暴露部分隔离区120，因此在步骤S103中形成的金属 层150相应地上平面的面积也较大。 0052 在其他一些实施例中，上述CMP步骤并不是必须的，可以对金属层150进行合适的 刻蚀，使得相邻之间的半导体器件通过金属层150形成相互电连接。 0053 可选地，请参考图6，本实施例提供的方法还可以包括步骤S104，其具体包括：形 成覆盖栅极结构200和金属层150的介质层300，并在分别该介质层300中形成暴露至少 部分所述金属层150的第一接触孔310，以及暴露至少部分所述栅极结构200的第二接触 孔320。介。
30、质层300可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。介 质层300的材料可以包括SiO 2 、碳掺杂SiO 2 、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。 对该介质层300进行CMP处理后，通常介质层300的厚度范围可以是40nm-150nm，如80nm、 100nm或120nm，如图所示，贯穿介质层300的第一接触310停止在金属层150上并暴露至 少部分金属层150，另一贯穿栅极结构200之上的介质层300的第二接触孔320暴露至少部 分栅极结构200(具体而言是栅极结构200的上平面)。介质层300形成前，栅极结构200 通常都经过处理形成为暴露的金属。
31、栅极200。 在一次使用干法刻蚀、湿法刻蚀或其他合适 的刻蚀方式刻蚀介质层300形成第一接触孔310和第二接触孔320的过程中，可以将金属 层150的上平面作为刻蚀第一接触孔310的停止层，同时将金属栅极200的上平面作为刻 蚀第二接触孔320的停止层，因此刻蚀第一接触孔310和第二接触孔320都分别具有对应 的停止层，这样对刻蚀工艺的控制性要求降低，即降低了刻蚀的难度。后续加工中通常在第 一接触孔310和第二接触孔320内填充金属，如图7所示，形成第一接触塞330和第二接触 塞340，优选地，所述金属为W，当然根据半导体的制造需要，所述金属的材料还可以选用W、 Al、TiAl合金中任一种或其。
32、组合。 0054 请参考图1(b)，图1(b)是根据本发明的半导体结构的制造方法的另一个具体实 施方式的流程图，该方法包括： 0055 S201，提供SOI衬底，在该SOI衬底上覆盖掩膜，所述掩膜掩盖的区域为预定形成 说 明 书CN 102856186 A 6/7页 9 栅极线的区域； 0056 S202，刻蚀所述掩膜两侧的SOI层和BOX层，以形成暴露所述BOX层沟槽，该沟槽 部分进入所述BOX层； 0057 S203，在所述沟槽内形成金属层，该金属层与所述栅极结构下方的所述SOI层相 接触； 0058 S204，移除所述掩膜以暴露其掩盖的区域，在该区域上形成栅极结构。 0059 下面结合图。
33、8至图10对步骤S201至步骤S204进行说明，图8至图10是根据本 发明的一个具体实施方式按照图1(b)示出的流程制造半导体结构过程中该半导体结构各 个制造阶段的剖视结构示意图。需要说明的是，本发明各个实施例的附图仅是为了示意的 目的，因此没有必要按比例绘制。 0060 图1(b)所示出的方法与图1(a)所示出的方法的区别在于：图1(a)中的流程，先 在衬底上形成栅极结构，然后进行刻蚀形成沟槽，进一步填充沟槽金属层；而图1(b)中所 示出的方法流程，是先在衬底上形成掩膜，将需要形成栅极结构的区域掩盖起来，之后与图 1(a)中的步骤一样，进行刻蚀形成沟槽，进一步填充沟槽形成金属层，区别在于，最。
34、后去除 掩膜，在去除掩膜的区域形成栅极结构。 0061 下面具体介绍形成掩膜以及去除掩膜的步骤，其余与图1(a)中所示出方法流程 一样的步骤可以参考前文部分的相关说明，在此不再赘述。 0062 如图8所示，在SOI衬底上覆盖掩膜400，通常选用光刻胶为掩膜。然后，通过光刻 工艺，将光刻胶掩膜图案化，进而，利用图案化的光刻胶掩膜，通过刻蚀工艺，形成希望的形 状，本发明中即为栅极线的形状。 0063 之后进行刻蚀，形成沟槽140，所述沟槽140的深度的范围是50nm150nm。所述 沟槽140暴露部分所述SOI衬底的隔离区120。 0064 如图9所示，填充部分所述沟槽140形成金属层150。所述。
35、金属层150的材料包 括W、Al、TiAl、TiN或其组合。形成金属层150之后，去除掩膜，可选的，可以进行平坦化处 理，使金属层150、SOI层100以及隔离区120的上表面齐平。 0065 如图10所示，在前述掩膜覆盖的区域上形成栅极结构200。可选的，还可以在栅极 结构200的两侧形成侧墙210。可选的，还可以在SOI衬底中进一步形成源/漏区。 0066 可选地，请参考图11，本实施例提供的方法还可以包括步骤S205，其具体包括：形 成覆盖栅极结构200和金属层150的介质层300，并在该介质层300中分别形成暴露至少部 分所述金属层150的第一接触孔310，以及暴露至少部分所述栅极结构。
36、200的第二接触孔 320。具体形成接触孔的工艺流程可以在本说明书前述相关部分的找到具体介绍，在此不再 赘述。 0067 本发明提供的半导体结构及其制造方法首先在SOI衬底上形成延伸至BOX层110 的沟槽140，然后形成填满该沟槽140的金属层150，由于金属的电阻远远低于半导体材料 或金属硅化物，因此源/漏区的接触电阻大大减小，有利于提升半导体器件的性能。进一步 地，在后续刻蚀介质层300形成接触孔的过程中，形成较大上平面的面积的金属层150，有 利于降低刻蚀过程中的对准难度；分别以栅极结构200的上平面和金属层150的上平面作 为刻蚀停止层，可以降低刻蚀控制的难度。 0068 虽然关于示。
37、例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和 说 明 书CN 102856186 A 7/7页 10 所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对 于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺 步骤的次序可以变化。 0069 此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、 机构、制 造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容 易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法 或步骤，其中它们执行与本发明描述的对应实施例大体。
38、相同的功能或者获得大体相同的结 果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制 造、物质组成、手段、方法或步骤包含在其保护范围内。 说 明 书CN 102856186 A 10 1/7页 11 图1(a) 说 明 书 附 图CN 102856186 A 11 2/7页 12 图1(b) 图2 说 明 书 附 图CN 102856186 A 12 3/7页 13 图3 图4 说 明 书 附 图CN 102856186 A 13 4/7页 14 图5 图6 说 明 书 附 图CN 102856186 A 14 5/7页 15 图7 图8 说 明 书 附 图CN 102856186 A 15 6/7页 16 图9 图10 说 明 书 附 图CN 102856186 A 16 7/7页 17 图11 说 明 书 附 图CN 102856186 A 17 。