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1、(10)申请公布号 CN 102844870 A (43)申请公布日 2012.12.26 C N 1 0 2 8 4 4 8 7 0 A *CN102844870A* (21)申请号 201180018658.X (22)申请日 2011.03.22 12/758,939 2010.04.13 US H01L 29/775(2006.01) (71)申请人国际商业机器公司 地址美国纽约 (72)发明人 S邦萨伦提普 G科恩 A马宗达 JW斯雷特 (74)专利代理机构北京市中咨律师事务所 11247 代理人于静 张亚非 (54) 发明名称 匹配器件中的纳米线电路 (57) 摘要 一种反向器器件。
2、，包括第一纳米线，其连接 至电压源节点与接地节点；第一p型场效晶体管 (pFET)器件，其具有设置在所述第一纳米线上的 栅极；以及第一n型场效晶体管(nFET)器件，其 具有设置在所述第一纳米线上的栅极。 (30)优先权数据 (85)PCT申请进入国家阶段日 2012.10.12 (86)PCT申请的申请数据 PCT/US2011/029304 2011.03.22 (87)PCT申请的公布数据 WO2011/129952 EN 2011.10.20 (51)Int.Cl. 权利要求书2页 说明书4页 附图3页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 2 页 说。
3、明书 4 页 附图 3 页 1/2页 2 1.一种反向器器件，包括： 第一纳米线，连接至电压源节点和接地节点； 第一p型场效晶体管(pFET)器件，具有设置在所述第一纳米线上的栅极；以及 第一n型场效晶体管(nFET)器件，其具有设置在所述第一纳米线上的栅极。 2.根据权利要求1的器件，其中所述器件还包括连接到所述第一pFET器件的所述栅极 和所述第一nFET器件的所述栅极的第三节点。 3.根据权利要求1的器件，其中所述器件还包括： 第二纳米线，连接至所述电压源节点与所述接地节点； 第二p型场效晶体管(pFET)器件，具有设置在所述第二纳米线上的栅极；以及 第二n型场效晶体管(nFET)器件，。
4、具有设置在所述第二纳米线上的栅极。 4.根据权利要求2的器件，其中所述器件还包括连接至所述第二pFET器件的所述栅极 与所述第二nFET器件的所述栅极的第四节点。 5.根据权利要求4的器件，其中所述器件包括所述第四节点与所述第一pFET器件的漏 极区和所述第一nFET器件的漏极区之间的连接。 6.根据权利要求1的器件，其中所述第一纳米线为硅纳米线。 7.根据权利要求1的器件，其中所述第一纳米线悬浮在衬底之上。 8.一种形成反向器器件的方法，所述方法包括： 形成第一纳米线； 形成第一p型场效晶体管(pFET)器件，其具有设置在所述第一纳米线上的栅极； 形成第一n型场效晶体管(nFET)器件，其具。
5、有设置在所述第一纳米线上的栅极；以及 电连接所述第一pFET器件的所述栅极至所述第一nFET器件的所述栅极。 9.根据权利要求8的方法，其中所述方法还包括： 形成第二纳米线； 形成第二p型场效晶体管(pFET)器件，其具有设置在所述第二纳米线上的栅极； 形成第二n型场效晶体管(nFET)器件，其具有设置在所述第二纳米线上的栅极；以及 电连接所述第二pFET器件的所述栅极至所述第二nFET器件的所述栅极、所述第一 pFET器件的漏极区以及所述第一nFET器件的漏极区。 10.根据权利要求8的方法，其中所述方法还包括将所述第一pFET器件的源极区连接 至电压源节点， 11.根据权利要求8的方法，其。
6、中所述方法还包括将所述第一nFET器件的源极区至接 地节点。 12.一种存储器器件，包括： 第一纳米线，连接至第一位线节点与接地节点； 第一场效晶体管(FET)，具有设置在所述第一纳米线上的栅极； 第二FET，具有设置在所述第一纳米线上的栅极； 第二纳米线，连接至电压源节点与第一输入节点； 第三FET，具有设置在所述第二纳米线上的栅极； 第三纳米线，连接至所述电压源节点与第二输入节点； 第四FET，具有设置在所述第三纳米线上的栅极； 权 利 要 求 书CN 102844870 A 2/2页 3 第四纳米线，连接至第二位线节点与所述接地节点； 第五FET，具有设置在所述第四纳米线上的栅极；以及 。
7、第六FET，具有设置在所述第四纳米线上的栅极。 13.根据权利要求12的器件，其中所述第一FET的栅极端子连接至字线节点，所述第 二FET的栅极端子连接至所述第二输入节点，所述第三FET的栅极端子连接至所述第二输 入节点，所述第四FET的栅极端子连接至所述第一输入节点，所述第五FET的栅极端子连接 至所述第一输入节点，以及所述第六FET的栅极端子连接至所述字线节点。 14.根据权利要求12的器件，其中所述第一FET为n型FET(nFET)，所述第二FET为 nFET，所述第三FET为p型FET(pFET)，所述第四FET为pFET，所述第五FET为nFET，以及所 述第六FET为nFET。 1。
8、5.根据权利要求12的器件，其中所述第一纳米线为硅纳米线 16.根据权利要求12的器件，其中所述第一纳米线悬浮在衬底之上。 17.根据权利要求12的器件，其中所述第一纳米线的一部分连接至所述第一输入节 点，并且所述第四纳米线的一部分连接至所述第二输入节点。 18.一种形成存储器器件的方法，所述方法包括： 形成连接至第一位线节点与接地节点的第一纳米线； 形成第一场效晶体管(FET)，其具有设置在所述第一纳米线上的栅极； 形成第二FET，其具有设置在所述第一纳米线上的栅极； 形成连接至电压源节点与第一储存节点的第二纳米线； 形成第三FET，其具有设置在所述第二纳米线上的栅极； 形成连接至所述电压源。
9、节点与第二储存节点的第三纳米线； 形成第四FET，其具有设置在所述第三纳米线上的栅极； 形成连接至第二位线节点与所述接地节点的第四纳米线； 形成第五FET，其具有设置在所述第四纳米线上的栅极；以及 形成第六FET，其具有设置在所述第四纳米线上的栅极。 19.根据权利要求18的方法，其中所述第一纳米线为用各向同性蚀刻方法形成的硅纳 米线 20.根据权利要求18的方法，其中所述第一纳米线悬浮在衬底之上。 权 利 要 求 书CN 102844870 A 1/4页 4 匹配器件中的纳米线电路 技术领域 0001 本发明涉及半导体纳米线场效晶体管。 背景技术 0002 纳米线场效晶体管(FET)包括纳米。
10、线的掺杂部分，其接触沟道区并作为器件的源 极区与漏极区。FET可用互补金属氧化物半导体方法制造以形成多种集成电路。 发明内容 0003 根据本发明的一个实施例，反向器器件包括连接至电压源节点与接地节点的第一 纳米线；具有设置在所述第一纳米线上的栅极的第一p型场效晶体管(pFET)器件；以及具 有设置在所述第一纳米线上的栅极的第一n型场效晶体管(nFET)器件。 0004 根据本发明的替代实施例，形成反向器器件的方法包括形成第一纳米线；形成具 有设置在所述第一纳米线上的栅极的第一p型场效晶体管(pFET)器件；形成具有设置在所 述第一纳米线上的栅极的第一n型场效晶体管(nFET)器件；以及电连接。
11、所述第一pFET器 件的所述栅极至所述第一nFET器件的所述栅极。 0005 根据本发明的另一替代实施例，存储器器件包括连接至第一位线节点与接地节 点的第一纳米线；具有设置在所述第一纳米线上的栅极的第一场效晶体管(FET)；具有设 置在所述第一纳米线上的栅极的第二FET；连接至电压源节点与第一输入节点的第二纳米 线；具有设置在所述第二纳米线上的栅极的第三FET；连接至所述电压源节点与第二输入 节点的第三纳米线；具有设置在所述第三纳米线上的栅极的第四FET；连接至第二位线节 点与所述接地节点的第四纳米线；具有设置在所述第四纳米线上的栅极的第五FET；以及 具有设置在所述第四纳米线上的栅极的第六F。
12、ET。 0006 根据本发明又另一替代实施例，形成存储器器件的方法包括形成连接至第一位线 节点与接地节点的第一纳米线；形成具有设置在所述第一纳米线上的栅极的第一场效晶体 管(FET)；形成具有设置在所述第一纳米线上的栅极的第二FET；形成连接至电压源节点与 第一储存节点的第二纳米线；形成具有设置在所述第二纳米线上的栅极的第三FET；形成 连接至所述电压源节点与第二储存节点的第三纳米线；形成具有设置在所述第三纳米线上 的栅极的第四FET；形成连接至第二位线节点与所述接地节点的第四纳米线；形成具有设 置在所述第四纳米线上的栅极的第五FET；以及形成具有设置在所述第四纳米线上的栅极 的第六FET。 。
13、0007 透过本发明的技术可实现其它特征与优点。本说明书内详细描述本发明的其它实 施例与方面，且这些实施例与方面视为所主张发明的一部分。为了更加了解本发明的优点 与特征，请参阅说明与附图。 附图说明 0008 在本说明书结论处的权利要求中特别指出并要求保护认为是本发明的主旨。从下 说 明 书CN 102844870 A 2/4页 5 列搭配附图的详细说明中，可了解本发明的上述与其它特征和优点，其中： 0009 图1例示反向器电路的现有技术实例的附图。 0010 图2例示静态随机存取存储器(SRAM)电路的现有技术实例的附图。 0011 图3例示纳米线反向电路的示范实施例。 0012 图4例示纳。
14、米线SRAM电路的示范实施例。 具体实施方式 0013 集成电路可包括由纳米线沟道FET形成的许多不同类型场效应晶体管。纳米线沟 道FET包括连接至源极区与漏极区的硅纳米线，以及完全(或部分)包围纳米线的栅极。沟 道形成于栅极之下的纳米线的表面上(或在直径小于约5nm的纳米线的纳米线体内)。栅 极完全包围纳米线时，该器件称的为环绕栅极(GAA)FET。栅极部分包围纳米线时，如同纳 米线固定至绝缘体的情况，该器件称的为欧米伽栅极FET。纳米线FET可制造来形成例如 nFET和pFET器件。nFET和pFET器件可相连，以形成多种集成电路器件，例如反向器以及 静态随机存取存储器(SRAM)。在电路。
15、器件中，多个FET一般需要通过例如相似的阈值电压 与驱动电流而匹配。 0014 晶片上形成的纳米线FET器件可包括任意数量的纳米线。该制造工艺可包括例如 使用各向同性蚀刻工艺在掩埋氧化物衬底上形成硅纳米线。该蚀刻工艺产生椭圆(包括圆 柱)形状的纳米线，其可悬浮在衬底之上方或可部分置于衬底上。在该纳米线上形成金属 或多晶硅栅极结构。邻近该栅极结构形成源极与漏极区，并且可形成接触，以将源极、漏极 和栅极结构连接至其它器件。 0015 该工艺特别可产生具有不同性质的纳米线，像是例如由于晶片上特定纳米线的位 置，晶片上纳米线的直径可能与另一纳米线的直径不同。虽然在晶片上的两条不同纳米线 的直径会改变，。
16、不过每一特定纳米线的直径通常维持不变，并且在所需的容差范围内。 0016 像是例如SRAM和反向器的这类集成电路器件都包含许多pFET和nFET器件，其置 于设置在晶片上的纳米线上。由于这些纳米线的性质(例如纳米线直径)实现器件的操作， 因此需要设置器件，使得纳米线性质差异的影响能降低。 0017 图1例示反向器的现有技术实例的附图，该反向器包括连接至nFET器件103的 pFET器件101。器件101连接至电压源节点(Vdd)106、输入节点(A)102和输出节点(Q)104。 器件102连接至接地节点(Vss)108、A和Q。 0018 图2例示静态随机存取存储器(SRAM)电路的现有技术。
17、实例的附图。SRAM包括连 接至第一位线节点(BL)202、第一输出节点(Q)204和字线节点(WL)206的第一nFET器件 (M6)201。第二nFET器件(M3)203连接至Q节点204、接地节点(Vss)208和第二输出节点 第一pFET器件(M4)205连接至Q节点204、节点210和电压源节点(Vdd)212。 第二pFET器件(M2)207连接至Vdd节点212、Q节点204和节点210。第三nFET器件 (M1)209连接至Vss节点208、Q节点204和节点210。第四nFET器件(M5)211连接至第 二位线节点WL节点206和节点210。 0019 如上讨论，晶片上的纳米。
18、线可具有不同直径，影响置于纳米线上的栅极的性能特 性。当器件内特定FET具有类似特性时，包括例如图1和图2现有技术实例的集成电路的 说 明 书CN 102844870 A 3/4页 6 性能可获得改善。因此，通过在共公线(common wire)内使用更好匹配的器件，设计集成电 路使得特定FET分享公共纳米线可改善电路的性能。 0020 图3例示纳米线反向电路300的示范实施例，其如上述用衬底上形成的硅纳米线 器件所制造。电路300包括连接至电压源节点(Vdd)306与接地节点(Vss)308的第一纳米 线320。pFET器件301和nFET器件303具有设置在第一纳米线320上的栅极区(G)。
19、。器件 301和303的漏极区(D)连接至输出节点(Q)304。器件301的源极区(S)连接至Vdd节点 306，且器件303的源极区(S)连接至Vss节点308。器件301和303的栅极都连接至输入 节点(A)302。例示的实施例包括类似于反向电路300的第二反向电路350。反向电路350 形成于第二纳米线321上。第二反向电路350的A节点302通过硅构件352连接至Q节点 304。通过将FET器件301和303置于相同纳米线，导致具有类似性能特性的FET器件301 和303，第一纳米线320上反向电路300的设置改善电路300的性能。利用第二反向电路 350的设置，可获得类似的优点。 0。
20、021 图4例示纳米线SRAM电路400的示范实施例，其以上述类似方式用硅纳米线器件 所制造。电路400包括连接至位线节点(BL)402与第一接地节点(Vss)408a的第一纳米线 420。第一nFET器件(M 6 )401形成于第一纳米线420上，并连接至BL节点402、第一输出节 点(Q)404和第一字线节点(WL)406a。第二nFET器件(M 3 )403形成于第一纳米线420上， 并且连接至Q节点404、第一Vss节点408a和第二输出节点第二纳米线421连接 至Q节点404和第一电压源节点(Vdd)412a。第一pFET器件(M 4 )405形成于第二纳米线 421上，并且连接至Q。
21、节点404、节点410和Vdd节点412a。第三纳米线422连接至第二 Vdd节点412b和节点410。第二pFET器件(M 2 )407形成于第三纳米线422上，并且连接 至Vdd节点412b、Q节点404和节点410。第四纳米线423连接至第二Vss节点408b和 位线节点第三nFET器件(M1)409连接至第二Vss节点408b、Q节点404和节点 410。第四nFET器件(M5)411连接至位线节点第二WL节点406b和节点410。 可形成硅构件452，以将第一纳米线420连接至Q节点404，并且可形成硅构件453，以将第 四纳米线423连接至节点410。 0022 虽然所例示的实施例。
22、包括在集成电路内实施匹配FET的两个实例，但是，通过将 特定FET器件设置在特定纳米线上，上述方法可应用于任何一种集成电路，以改善电路性 能，使得相同纳米线的FET器件具有类似性能特性。 0023 此处所使用的术语仅为说明特定实施例，并非用于限制本发明。如此处所使用，除 非上下文有明确指示，否则该单数形式“一”和“该”也包含复数形式。将更了解，说明书中 使用的术语“包含”和/或“包括”指明所陈述的特征、整体、步骤、操作、元件和/或部件的 存在，但是不排除还有一或多个其它特征、整体、步骤、操作、元件、部件和/或其群组的存 在或添加。 0024 对应的结构、材料、动作以及以下权利要求内所有装置或步。
23、骤加功能元件的同等 物，都旨在包含任何结构、材料或动作，以结合特别主张的其它主张元件来执行该功能。本 发明的描述已经为了例示与描述的目的而呈现，而非要将本发明毫无遗漏地限制在所揭示 形式中。在不脱离本发明的范围与精神的前提下，本领域一般技术者将了解许多修正以及 说 明 书CN 102844870 A 4/4页 7 变化。实施例经过选择与说明来最佳阐述本发明原理及实际应用，并且使其它本领域的一 般技术者了解用于各种实施例的本发明，这些实施例具有适合于所考虑的特定用途的各种 修改。 0025 本说明书内说明的附图只是一个实例，在不悖离本发明精神的情况下，本说明书 内说明的附图或步骤(或操作)可有许多变化。例如，步骤可用不同顺序执行，或可增加、 删减或修改步骤。所有这些变化都视为所要求保护的发明的一部分。 0026 虽然已经说明本发明的优选实施例，但精通此技术的人员可了解，目前与未来可 在所附权利要求范围的范围内进行各种改善与增强。这些权利要求应被视为对首先描述的 本发明维持适当保护。 说 明 书CN 102844870 A 1/3页 8 图1现有技术 图2现有技术 说 明 书 附 图CN 102844870 A 2/3页 9 图3 说 明 书 附 图CN 102844870 A 3/3页 10 图4 说 明 书 附 图CN 102844870 A 10 。