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1、(10)申请公布号 CN 102790015 A (43)申请公布日 2012.11.21 C N 1 0 2 7 9 0 0 1 5 A *CN102790015A* (21)申请号 201110220355.8 (22)申请日 2011.07.29 13/111,745 2011.05.19 US H01L 21/8242(2006.01) (71)申请人南亚科技股份有限公司 地址中国台湾桃园县龟山乡华亚科技园区 复兴三路669号 (72)发明人许平 陈逸男 刘献文 (74)专利代理机构北京英赛嘉华知识产权代理 有限责任公司 11204 代理人余朦 王艳春 (54) 发明名称 内存装置的制。
2、造方法 (57) 摘要 本发明提供一种内存装置的制造方法，包含： 提供基板，所述基板包含深沟槽电容及闸极导电 层结构；在该基板与该闸极导电层结构相邻的区 域布植第一掺杂物，以在该闸极导电层结构的第 一侧形成源极区以及在该闸极导电层结构的另一 侧形成汲极区；对该基板布植第二掺杂物以形成 环型布植区，该环型布植区的掺杂浓度不会缩短 该内存装置的数据维持时间；以及对该汲极区进 行退火处理，以形成位于该汲极区之下的扩散区。 本发明可用来抑制短通道效应的发生(避免击 穿，以及降低次临界电压(sub-Vt)、以及在不降 低该内存装置的数据维持时间的前提下，维持该 闸极导电层与该深沟槽电容的电性连结。 (3。
3、0)优先权数据 (51)Int.Cl. 权利要求书1页 说明书5页 附图5页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 5 页 1/1页 2 1.内存装置的制造方法，其特征在于： 提供基板，所述基板包含深沟槽电容及闸极导电层结构； 在所述基板与所述闸极导电层结构相邻的区域布植第一掺杂物，以在所述闸极导电层 结构的第一侧形成源极区以及在所述闸极导电层结构的另一侧形成汲极区； 对所述基板布植第二掺杂物以形成环型布植区，所述环型布植区与所述源极区相邻， 所述环型布植区的掺杂浓度不会缩短所述内存装置的数据维持时间；以及 对所述汲极区进行退火处。
4、理，以形成位于该汲极区之下的扩散区，所述退火处理具有 制程温度以使所述扩散区具有的掺杂浓度实质上等于临界浓度，所述临界浓度是使所述汲 极区以及所述深沟槽电容维持电性连结的最小浓度。 2.根据权利要求1所述的内存装置的制造方法，其特征在于，布植所述第二掺杂物的 制程是以10-15度的角度来布值所述第二掺杂物，以形成所述环型布植区。 3.根据权利要求1所述的内存装置的制造方法，其特征在于，布植所述第二掺杂物的 制程是以30-40KeV的能量、以及2.5E13至3.0E13原子/cm 2 的布植剂量，来布值所述第二 掺杂物，以形成所述环型布植区。 4.根据权利要求1所述的内存装置的制造方法，其特征在。
5、于，布植所述第二掺杂物的 制程是以13度的角度、35KeV的能量、及2.9E13原子/cm 2 的布植剂量来布值所述第二掺杂 物，以形成所述环型布植区。 5.根据权利要求1-4中任意一项所述的内存装置的制造方法，其特征在于，所述第一 掺杂物包含n型离子或p型离子。 6.根据权利要求1-4中任意一项所述的内存装置的制造方法，其特征在于，所述第一 掺杂物包含砷离子，且所述第二掺杂物包含硼离子。 7.根据权利要求1-4中任意一项所述的内存装置的制造方法，其特征在于，所述扩散 区经由埋入带外扩散区域与所述深沟槽电容电性连结。 8.根据权利要求1-4中任意一项所述的内存装置的制造方法，其特征在于，所述退。
6、火 处理包含快速热退火处理。 9.根据权利要求1-4中任意一项所述的内存装置的制造方法，其特征在于，在进行所 述退火处理之后，所述扩散区的掺杂浓度小于所述源极区的掺杂浓度。 10.根据权利要求1-4中任意一项所述的内存装置的制造方法，其特征在于，所述环型 布植区与所述源极区相邻，并同时位于所述源极区之下。 权 利 要 求 书CN 102790015 A 1/5页 3 内存装置的制造方法 技术领域 0001 本发明涉及一种内存装置的制造方法，特别涉及一种降低发生次临界电压 (sub-Vt)问题的内存装置的制造方法。 背景技术 0002 集成电路的发展技术日新月异，其发展趋势往功能强大、尺寸缩小与。
7、速度加快的 方向前进，而动态随机存取内存(DRAM)的制造技术亦是如此，尤其是其记忆容量的增加更 是最重要的关键。 0003 现今大多数的DRAM单元是由一个晶体管与一个电容器所构成，由于目前DRAM的 记忆容量已达到256百万位甚至512兆位以上，在组件积集度要求越来越高的情况下，记忆 单元与晶体管的尺寸需要大幅缩小，才可能制造出记忆容量更高、处理速度更快的DRAM。 0004 然而，传统平板电容的设计方式，会占据太多芯片表面积而无法符合上述需求。利 用立体化的制程技术，可以大量地减少晶体管与电容器在半导体基底上所占布的面积，因 此立体化技术开始被运用于DRAM的制程上，例如包含垂直型晶体管。
8、与沟槽电容器的动态 随机存取内存。一般而言，该动态随机存取内存是在半导体基底中制作深沟渠，并将此储存 电容器制作于深渠沟内，以成为深渠沟电容器(深沟槽电容)。依据读取或写入操作，存取 晶体管(access transistor)可以允许电荷储存在电容器中，或回复电容器的储存电荷。 0005 图1显示已知深渠沟电容器50的布局示意图。请参阅图1，存取晶体管包含闸极 导电层(例如字符线)12、源极区16、汲极区18、及氮化硅盖层(NIT)30、及绝缘间隙壁32。 深沟槽电容10配置于闸极导电层12之下并与其交叠，并形成于该基板60中。该源极区16 与该位线接触20电性连结，该位线接触20与位线(图。
9、中未示出)连结用以经由该存取晶 体管将信息写入该储存节点15(或由该储存节点15读取信息)。该汲极区18经由扩散区 27与埋入带外扩散区域22电性电结，其中该扩散区27是利用对该汲极区18进行快速热 制程(RTP)所形成的。该存取晶体管通过该闸极导电层12来驱动。上述整个结构覆盖绝 缘层28例如硼磷硅玻璃(BPSG)及底绝缘层34。该储存节点15使用介电环颈26来与基 板60分隔。浅构槽隔离(STI)24被提供于该储存节点15上以使该闸极导电层12与该储 存节点15电性隔离。 0006 当在该闸极导电层12施加电压时，在该闸极导电层12下的通道区允许电流由该 源极区16流至该汲极区18，将讯号。
10、写入该储存节点15或从该储存节点15移除。该闸极导 电层12较佳地占据较小的空间，以增加组件的集积度。当半导体装置的集积度增加时，意 味者该存取晶体管的尺寸也需要被减缩。基于上述，使得该存取晶体管的通道区的长度L 被缩减，使得该源极区16与该扩散区27的距离缩短，易造成短通道效应并引发穿通现象， 且会劣化次临界电压(sub-Vt)。 0007 此外，在传统的DRAM制程中，为了确保该汲极区18可经由该扩散区27与该埋入 带外扩散区域22电性连结，而对源极区16施以快速热制程来形成该扩散区27。用来形成 该扩散区27的快速热制程其制程温度尽可能的提高，以确保该汲极区18与该埋入带外扩 说 明 书。
11、CN 102790015 A 2/5页 4 散区域22电性连结。然而，该快速热制程的高制程温度会增加该扩散区27的掺杂浓度，因 此增加该短通道区效应的风险。 0008 为了避免短通道效应，该源极区16的周围区域被施以倾斜离子布植(例如环型布 植(halo implant)，如此可避免漏电流、及降低发生次临界电压(sub-Vt)问题。就环型布 植(halo implant)而言，增加布植剂量来抑制该短通道效应。然而高的环型布植剂量会劣 化该源极区16与该位线接触间的电性连结，且会降低DRAM的数据维持时间。 0009 因此，开发出新的DRAM制程，来解已知技术所遭遇到的问题，是一个很重要的课 题。
12、。 发明内容 0010 本发明提供一种内存装置的制造方法，其中该方法包含：提供基板，该基板包含深 沟槽电容及闸极导电层结构；在该基板与该闸极导电层结构相邻的区域布植第一掺杂物， 以在该闸极导电层结构的第一侧形成源极区以及在该闸极导电层结构的另一侧形成汲极 区；对该基板布植第二掺杂物以形成环型布植区，该环型布植区与该源极区相邻，该环型布 植区的掺杂浓度不会缩短该内存装置的数据维持时间；以及对该汲极区进行退火处理，以 形成位于该汲极区之下的扩散区，该退火处理具有制程温度以使该扩散区具有的掺杂浓度 实质上等于临界浓度，该临界浓度是使该汲极区以及该深沟槽电容维持电性连结的最小浓 度。 0011 本发明。
13、所述的内存装置的制造方法可用来抑制短通道效应的发生(避免击穿，以 及降低次临界电压(sub-Vt)、以及在不降低该内存装置的数据维持时间的前提下，维持该 闸极导电层与该深沟槽电容的电性连结。 0012 以下通过数个实施例及比较实施例，以更进一步说明本发明的方法、特征及优点， 但并非用来限制本发明的范围。 附图说明 0013 图1为已知动态随机存取内存(DRAM)装置的剖面结构示意图；以及 0014 图2-5为一系列剖面结构图，显示本发明实施例所述的内存装置的制造方法。 0015 主要组件符号说明 0016 已知技术： 0017 10深沟槽电容； 0018 12闸极导电层； 0019 15储存节。
14、点； 0020 16源极区； 0021 18汲极区； 0022 20位线接触； 0023 22埋入带外扩散区域； 0024 24浅构槽隔离； 0025 26介电环颈； 0026 27扩散区； 说 明 书CN 102790015 A 3/5页 5 0027 28绝缘层； 0028 30氮化硅盖层； 0029 32绝缘间隙壁； 0030 34底绝缘层； 0031 50已知深渠沟电容器；以及 0032 60基板。 0033 本发明实施例： 0034 101基板； 0035 102深沟槽电容； 0036 103闸极导电层； 0037 104储存节点； 0038 105环颈介电层； 0039 106浅构。
15、槽隔离； 0040 107埋入带外扩散区域； 0041 108氮化硅盖层； 0042 109绝缘间隙壁； 0043 110源极区； 0044 111汲极区； 0045 112底绝缘层； 0046 113第一光阻层； 0047 114倾斜环型布植； 0048 115环型布植区； 0049 116第二图形化光阻层； 0050 117退火处理；以及 0051 118扩散区 具体实施方式 0052 在本发明一实施例，为了抑制短通道效应的发生以及改善内存装置的数据维持时 间，该内存装置的制造方法包含：提供基板，其中该基板包含深沟槽电容及闸极导电层结 构；在该基板与该闸极导电层结构相邻的区域布植第一掺杂物。
16、，以在该闸极导电层结构的 第一侧形成源极区以及在该闸极导电层结构的另一侧形成汲极区；对该基板布植第二掺杂 物以形成环型布植区，该环型布植区与该源极区相邻，其中该环型布植区的掺杂浓度不会 缩短该内存装置的数据维持时间；以及，对该汲极区进行退火处理，以形成位于该汲极区之 下的扩散区，其中该退火处理具有制程温度以使该扩散区具有的掺杂浓度实质上等于临界 浓度，其中该临界浓度是使该汲极区以及该深沟槽电容维持电性连结的最小浓度。 0053 图2-5为一系列剖面结构图，显示本发明实施例所述的内存装置的制造方法。 0054 首先，请参照图2，提供基板101，其中数个深沟槽电容102形成于该基板101之 中。数。
17、个闸极导电层103配于该基板101的表面，其中该闸极导电层103直接配置于该深 沟槽电容102之上，以及该基板101介于两相邻深沟槽电容102之间的表面。该深沟槽电 说 明 书CN 102790015 A 4/5页 6 容102包含储存节点104。环颈介电层105环绕该储存节点104，且浅构槽隔离(STI)106形 成于该储存节点104之上，以使该闸极导电层103与该储存节点104电性隔离。埋入带外 扩散区域107与该储存节点104相邻。氮化硅盖层(NIT)108配置于该闸极导电层103之 上，且绝缘间隙壁109形成于该闸极导电层103及该氮化硅盖层(NIT)108的侧壁。 0055 接着，请。
18、参照图3，以该闸极导电层结构103作为屏蔽，对该基板101连行第一布植 制程以在该基板101中布植第一掺杂物，以在该闸极导电层103的第一侧形成源极区110， 以及在该闸极导电层103的第二侧形成汲极区111。在此实施例中，该源极区110以及该汲 极区111的最小距离可以小于80nm(例如70nm)。该第一掺杂物可以为n型离子，例如磷、 或砷。在进行该第一布植制程之后，在该基板101、该氮化硅盖层(NIT)108、以及该绝缘间 隙壁109之上顺应地形成底绝缘层112。 0056 接着，请参照图4，在该基板101之上坦覆地形成第一光阻层113。接着，对该第一 光阻层113以及该底绝缘层112进形。
19、图形化，以露出该源极区110的上表面。接着，第二布 植制程(倾斜环型布植114)用来在该闸极导电层103之下形成环型布植区115以环绕该 源极区110。 0057 该环型布植区115可以与该源极区110相邻，和/或进一步配置于该源极区110 之上。该倾斜环型布植141包含在一特定布植角度(布植方向与基板所构成的角度)下 布植于该基板101中的第二掺杂物，其中该特定布植角度可介于10-15度之间(例如13 度)。 0058 该特定布植角度可避免掺杂物朝该源极区110扩散。为了抑制短通道效应，该 倾斜环型布植114的布植能量以及布植剂量可分别大于30KeV以及2.5E13原子/cm 2 。于 此同。
20、时，为了避免该环型布植区115对该内存装置的数据维持时间有不利的影响，该倾斜 环型布植114的布植能量及布植剂量需分别控制在40KeV及3.0E13原子/cm 2 以下。在此 实施例，该倾斜环型布植114的布植能量为35KeV，而其布植剂量为2.9E13原子/cm 2 。该 第二掺杂物可以为p型离子，例如硼。 0059 接着，请参照图5，在移除该第一光阻层113后，在该基板101上形成第二图形化 光阻层116，以露出该汲极区111的上表面。接着，对该汲极区111进行退火处理117(例 如快速热制程)，形成位于该汲极区111之下的扩散区118。请参照图5，在该退火处理117 之后，该汲极区111。
21、可通过该扩散区118与该埋入带外扩散区域107达到电性连结。 0060 值得注意的是，该倾斜环型布植114的布植能量以及布植剂量被控制在一特定范 围内时，可使该环型布植区115不致影响该内存装置的数据维持时间，此外该扩散区118具 有较低的布植剂量(与传统DRAM制造方式相比)以抑制该短信道效应。此外，在本发明中， 为了维持该汲极区111以及该深沟槽电容102的电性连结，该退火处理117的制程温度被 降低(与传统DRAM制造方式相比)，使得该扩散区具有的掺杂浓度实质上等于临界浓度，其 中该临界浓度是使该汲极区以及该深沟槽电容维持电性连结的最小浓度。 0061 基于上述，本发明所述的内存装置的制。
22、造方法，由于将该倾斜环型布植的布植能 量以及该布植剂量控制在一特定范围内，并同时搭配具有较低制程温度的退火处理(用以 降低该扩散区118的掺杂浓度)，因此可以抑制该短信道效应、改善内存装置的数据维持时 间、并维持该闸极导电层与该深沟槽电容的电性连结。 0062 虽然本发明已公开上述较佳实施例，但本发明并不限于此，本领域技术人员应当 说 明 书CN 102790015 A 5/5页 7 理解，在不脱离本发明的精神和范围的情况下，可作些许更动与润饰，因此本发明的保护范 围应当以权利要求书所界定的范围为准。 说 明 书CN 102790015 A 1/5页 8 图1 说 明 书 附 图CN 102790015 A 2/5页 9 图2 说 明 书 附 图CN 102790015 A 3/5页 10 图3 说 明 书 附 图CN 102790015 A 10 4/5页 11 图4 说 明 书 附 图CN 102790015 A 11 5/5页 12 图5 说 明 书 附 图CN 102790015 A 12 。