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1、(10)申请公布号 CN 102623319 A (43)申请公布日 2012.08.01 C N 1 0 2 6 2 3 3 1 9 A *CN102623319A* (21)申请号 201210077723.2 (22)申请日 2012.03.22 H01L 21/28(2006.01) (71)申请人上海华力微电子有限公司 地址 201210 上海市浦东新区张江高科技园 区高斯路568号 (72)发明人肖海波 (74)专利代理机构上海新天专利代理有限公司 31213 代理人王敏杰 (54) 发明名称 一种制备浮栅的方法 (57) 摘要 本发明涉及半导体制造领域，尤其涉及一种 制备浮栅的方。
2、法。本发明提出一种制备浮栅的方 法，通过采用在硅衬底上依次沉积栅氧化层、浮 栅、氮化硅以后，蚀刻氮化硅、浮栅层、氧化层，并 停在硅衬底上，去除光阻后，采用低温原子层沉积 （ALD）法沉积一层氧化层，然后以前面工艺形成的 图案作为阻挡层继续蚀刻硅衬底，由于采用大于 50：1的刻蚀选择比使得所用的蚀刻工艺具有各 向异性，在浮栅的侧壁形成氧化硅保护膜，使得在 后续的高温工艺之后浮栅下面的氧化层厚度是均 匀的，从而有效地保证了器件编程的性能。 (51)Int.Cl. 权利要求书1页 说明书3页 附图6页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 3 页 附。
3、图 6 页 1/1页 2 1.一种制备浮栅的方法，其特征在于，包括以下步骤： 步骤S1：在一衬底上依次沉积栅氧化物层、浮栅和氮化硅层，所述栅氧化物层覆盖衬 底的上表面，所述浮栅覆盖所述栅氧化物层的上表面，所述氮化硅层覆盖所述浮栅的上表 面； 步骤S2：采用光刻工艺，在所述氮化硅层的上表面形成光阻，并以该光阻为掩膜依次 刻蚀所述氮化硅层、浮栅和栅氧化物层至硅衬底； 步骤S3：去除所述光阻后，形成凹槽，并沉积氧化硅层覆盖剩余氮化硅层上表面和所 述凹槽的底部及其侧壁； 步骤S4：继续刻蚀工艺刻蚀所述硅衬底，形成STI后，并依次进行高温氧化热退火工艺 和填充工艺。 2.根据权利要求1所述的制备浮栅的方。
4、法，其特征在于，所述步骤S3中采用低温原子 沉积工艺沉积所述氧化硅层。 3.根据权利要求2所述的制备浮栅的方法，其特征在于，所述低温原子沉积工艺的温 度为300500，所述氧化硅层的厚度为100500A。 4.根据权利要求3所述的制备浮栅的方法，其特征在于，所述步骤S4中刻蚀所述硅衬 底的刻蚀选择比大于50:1。 5.根据权利要求4所述的制备浮栅的方法，其特征在于，所述填充工艺为高密度等离 子体填充工艺或高深宽比填充工艺。 6.根据权利要求5所述的制备浮栅的方法，其特征在于，所述高密度等离子体填充工 艺的填充物为氧化硅。 7.根据权利要求1-6中任意一项所述的制备浮栅的方法，其特征在于，所述栅。
5、氧化物 层的厚度为90110A。 8.根据权利要求7所述的制备浮栅的方法，其特征在于，所述浮栅的高度为200600A。 9.根据权利要求8所述的制备浮栅的方法，其特征在于，所述浮栅的掺杂度为 5E195E20/cm 2 。 10.根据权利要求9所述的制备浮栅的方法，其特征在于，所述高温氧化热退火工艺的 温度为9501200。 权 利 要 求 书CN 102623319 A 1/3页 3 一种制备浮栅的方法 技术领域 0001 本发明涉及半导体集成电路及其制造领域，尤其涉及一种制备浮栅的方法。 背景技术 0002 随着闪存器件尺寸的减少，浮栅（Floating Gate,简称FG）的长度也越来越。
6、小，如 0.12um闪存的浮栅长度只有0.12um，而到了65nm及其以下时，浮栅的长度也会缩小到70nm 以下。 0003 在制备工艺中，形成浅沟道隔离层图案和浮栅的制备是同时进行，后续工艺是隔 离层高温氧化和退火(STI linear oxide and anneal) 工艺，通常环境温度会在1000以 上，由于此时浮栅的侧壁是露在外面的，且浮栅为重掺杂，所以在高温氧化和退火条件下， 氧原子会横向扩散，这样就会导致浮栅下面氧化层出现类似于LOCOS工艺中的鸟嘴效应 （bird s beak or smiling effect），从而造成栅氧化层厚度不均匀，以致影响到最终器件 的编程能力。 。
7、0004 图1是本发明背景技术中标准叠栅存储器的横截面结构示意图，图2是本发明背 景技术中标准叠栅存储器的俯视结构示意图；如图1-2所示，标准叠栅存储器的结构为衬 底11，衬底11上嵌入设置有STI，栅氧化层（Gate Oxide，简称GO）12覆盖衬底11的上表面， 浮栅（Floating Gate，简称FG）13覆盖栅氧化层12的上表面，多晶硅间氧化层（Interpoly Oxide，简称IPO）14覆盖浮栅13和STI的上表面，控制栅（Control Gate，简称CG）15覆盖 多晶硅间氧化层14的上表面。 0005 图3是本发明背景技术中LOCOS工艺中常遇到的鸟嘴效应的结构示意图；。
8、如图3 所示，覆盖在硅衬底21上表面的垫氧化层由于被氮氧化硅层25和氮化硅层24部分覆盖， 未被氮化硅层24掩蔽氧化的垫氧化层被选择性氧化形成较厚二氧化硅层22，这样在二氧 化硅层22和未被氧化的的垫氧化层23之间就形成鸟嘴区26。 0006 图4-8是本发明背景技术中传统的浮栅制备工艺流程结构示意图；如图4-8所示， 在硅衬底31上依次淀积栅氧化物层32、浮栅33和氮化硅层34，旋涂光刻胶曝光显影后去 除剩余光刻胶形成光阻35，以光阻35为掩膜依次刻蚀氮化硅层34、浮栅33、栅氧化物层32 及部分硅衬底31，去除光阻35形成浅沟槽隔离层（STI），继续高温氧化退火工艺，以修复衬 底刻蚀中的损。
9、伤（damage），形成于STI的底部及其侧壁上形成氧化层36，同时在STI侧壁 附近的剩余浮栅331被氧化形成氧化物层，从而形成鸟嘴区35，继续HDP或HARP填充工艺。 0007 由于在高温氧化退火工艺步骤中，刻蚀剩余浮栅331的侧壁是露在外面的，所以 出现鸟嘴效应，导致浮栅下面的厚度出现不均匀，造成器件的编程能力受到影响。 发明内容 0008 本发明公开了一种制备浮栅的方法，其中，包括以下步骤： 步骤S1：在一衬底上依次沉积栅氧化物层、浮栅和氮化硅层，所述栅氧化物层覆盖衬 底的上表面，所述浮栅覆盖所述栅氧化物层的上表面，所述氮化硅层覆盖所述浮栅的上表 说 明 书CN 102623319 。
10、A 2/3页 4 面； 步骤S2：采用光刻工艺，在所述氮化硅层的上表面形成光阻，并以该光阻为掩膜依次 刻蚀所述氮化硅层、浮栅和栅氧化物层至硅衬底； 步骤S3：去除所述光阻后，形成凹槽，并沉积氧化硅层覆盖剩余氮化硅层上表面和所 述凹槽的底部及其侧壁； 步骤S4：继续刻蚀工艺刻蚀所述硅衬底，形成STI后，并依次进行高温氧化热退火工艺 和填充工艺。 0009 上述的制备浮栅的方法，其中，所述步骤S3中采用低温原子沉积工艺沉积所述氧 化硅层。 0010 上述的制备浮栅的方法，其中，所述低温原子沉积工艺的温度为300500，所述 氧化硅层的厚度为100500A。 0011 上述的制备浮栅的方法，其中，所。
11、述步骤S4中刻蚀所述硅衬底的刻蚀选择比大于 50:1。 0012 上述的制备浮栅的方法，其中，所述填充工艺为高密度等离子体填充工艺或高深 宽比填充工艺。 0013 上述的制备浮栅的方法，其中，所述高密度等离子体填充工艺的填充物为氧化硅。 0014 上述的制备浮栅的方法，其中，所述栅氧化物层的厚度为90110A。 0015 上述的制备浮栅的方法，其中，所述浮栅的高度为200600A。 0016 上述的制备浮栅的方法，其中，所述浮栅的掺杂度为5E195E20/cm2。 0017 上述的制备浮栅的方法，其中，所述高温氧化热退火工艺的温度为9501200。 0018 综上所述，由于采用了上述技术方案，。
12、本发明提出一种制备浮栅的方法，通过采用 在硅衬底上依次沉积栅氧化层、浮栅、氮化硅以后，蚀刻氮化硅、浮栅层、氧化层，并停在硅 衬底上，去除光阻后，采用低温原子层沉积（ALD）法沉积一层氧化层，然后以前面工艺形成 的图案作为阻挡层继续蚀刻硅衬底，由于采用大于50：1的刻蚀选择比使得所用的蚀刻工 艺具有各向异性，在浮栅的侧壁形成氧化硅保护膜，使得在后续的高温工艺之后浮栅下面 的氧化层厚度是均匀的，从而有效地保证了器件编程(program)的性能。 附图说明 0019 图1是本发明背景技术中标准叠栅存储器的横截面结构示意图； 图2是本发明背景技术中标准叠栅存储器的俯视结构示意图； 图3是本发明背景技术。
13、中LOCOS工艺中常遇到的鸟嘴效应的结构示意图； 图4-8是本发明背景技术中传统的浮栅制备工艺流程结构示意图； 图9-15是本发明一种制备浮栅的方法的工艺流程结构示意图。 具体实施方式 0020 下面结合附图对本发明的具体实施方式作进一步的说明： 图9-15是本发明一种制备浮栅的方法的工艺流程结构示意图。 0021 如图9-15所示，首先，在硅衬底41上依次沉积厚度为90110A的栅氧化物层42 覆盖衬底41的上表面，沉积高度为200600A的浮栅43覆盖栅氧化物层42的上表面，沉积 说 明 书CN 102623319 A 3/3页 5 氮化硅层44覆盖浮栅43的上表面；其中，浮栅43的掺杂度。
14、为5E195E20/cm 2 。 0022 其次，旋涂光刻胶覆盖氮化硅层44的上表面，曝光显影后，去除剩余光刻胶形成 部分覆盖氮化硅层44的上表面的光阻45，并以该光阻45为掩膜，依次刻蚀氮化硅层44、浮 栅43和栅氧化物层42至硅衬底41。 0023 然后，去除光阻45后，形成凹槽46，并采用温度为300500的低温原子层沉积工 艺（Atomic Layer Deposition，简称ALD）沉积厚度为100500A的氧化硅层47，该氧化硅 层47覆盖覆盖刻蚀剩余的氮化硅层441的上表面和凹槽46的底部及其侧壁。 0024 最后，以上述工艺形成图案为掩膜，采用刻蚀选择比大于50:1的刻蚀工艺。
15、部分刻 蚀硅衬底41，于凹槽46下方形成浅沟槽48后，进行温度为9501200的高温氧化热退火 工艺，形成覆盖在浅沟槽底部及其侧壁上的氧化层49，以修复刻蚀后剩余衬底411的损伤 （damage），并采用高密度等离子体填充工艺（High Density Plasma，简称HDP）或高深宽比 填充工艺（high aspect ratio process，简称HARP）对浅沟槽进行填充，形成充满浅沟槽48 并覆盖剩余的氮化硅层441和氧化硅侧壁保护膜471上表面的氧化物层50。 0025 其中，采用高密度等离子体填充工艺时的填充物为氧化硅。 0026 由于，采用大于50：1的刻蚀选择比使得刻蚀硅衬。
16、底41的蚀刻工艺具有各向异性， 以在剩余浮栅431的侧壁上形成氧化硅侧壁保护膜471，使得在后续的高温工艺时剩余浮 栅431得到保护不被氧化，即在后续工艺之后，剩余浮栅431下面的刻蚀剩余的氧化层421 的厚度是均匀的，从而有效地避免了鸟嘴效应的产生，进而保证了器件编程(program)的 性能。 0027 综上所述，由于采用了上述技术方案，本发明提出一种制备浮栅的方法，通过采用 在硅衬底上依次沉积栅氧化层、浮栅、氮化硅以后，蚀刻氮化硅、浮栅层、氧化层，并停在硅 衬底上，去除光阻后，采用低温原子层沉积（ALD）法沉积一层氧化层，然后以前面工艺形成 的图案作为阻挡层继续蚀刻硅衬底，由于采用大于5。
17、0：1的刻蚀选择比使得所用的蚀刻工 艺具有各向异性，在浮栅的侧壁形成氧化硅保护膜，使得在后续的高温工艺之后浮栅下面 的氧化层厚度是均匀的，从而有效地保证了器件编程的性能。 0028 通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精 神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为 局限。 0029 对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。 因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权 利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。 说 明 书CN 102623319 A 1/6页 6 图1 图2 图3 说 明 书 附 图CN 102623319 A 2/6页 7 图4 图5 图6 说 明 书 附 图CN 102623319 A 3/6页 8 图7 图8 图9 说 明 书 附 图CN 102623319 A 4/6页 9 图10 图11 图12 说 明 书 附 图CN 102623319 A 5/6页 10 图13 图14 说 明 书 附 图CN 102623319 A 10 6/6页 11 图15 说 明 书 附 图CN 102623319 A 11 。