包括熔丝阵列的半导体器件和操作其的方法 相关申请的交叉引用
本 申 请 要 求 2010 年 11 月 15 日 在 韩 国 知 识 产 权 局 提 交 的 韩 国 专 利 申 请 No.10-2010-0113488 的权益， 其公开通过引用全部合并于此。
技术领域 本发明构思涉及半导体器件以及操作其的方法， 并且更特别地， 涉及一种包括熔 丝阵列的半导体器件以及操作其的方法。
背景技术 用于计算机、 移动设备等等的现代半导体器件是高度集成的并且提供许多不同的 功能。例如半导体器件的存储器件的容量和速度持续增加。这部分地是由于这样的器件包 括具有存储更多信息的容量同时被配置用于更小的半导体器件的存储单元。 已经进行不同 的努力以改进半导体器件执行的操作。
因为具有大容量的存储单元被集成在半导体器件中， 所以先前被设置和存储以设 置半导体器件的操作环境的信息量也增加。 为了存储用于设置半导体器件的操作环境的不 同的信息， 可应用与熔丝电路有关技术。熔丝电路可以是具有通过激光照射控制的连接的 激光熔丝电路、 具有通过电信号控制的连接的电熔丝电路、 或其从高电阻状态变化到低电 阻状态的反熔丝电路。然而， 因为由于技术的进步与半导体器件的操作环境有关的信息量 持续增加， 所以熔丝电路的尺寸同样地持续增加， 以及用于存储从熔丝电路读出的信息的 寄存器之类的存储电路数目同样地持续增加。
发明内容
本发明构思涉及一种半导体器件以及操作其的方法， 其可以防止存储电路数目随 着熔丝电路的尺寸的增加而增加， 以及防止半导体器件的设计复杂度随着存储电路数目的 增加而增加。
根据本发明构思的一个方面， 提供一种半导体器件， 包括 ： 熔丝阵列， 包括多个行 以及列 ； 第一寄存器单元， 从熔丝阵列接收至少一行的熔丝数据， 其中至少一行的熔丝数据 的熔丝数据是通过第一寄存器单元并行接收的 ； 以及第二寄存器单元， 从第一寄存器单元 每次至少一位地接收熔丝数据。
在一个实施例中， 熔丝阵列包括 m 行以及 n 列， 其中第一寄存器单元包括 a*n 个寄 存器并且存储熔丝阵列的 a 行的熔丝数据 (m、 n、 以及 a 每个是等于或大于 1 的整数 )， 并且 其中在 a 行的一行中存储的熔丝数据被并行输出到第一寄存器单元。
在一个实施例中， 第二寄存器单元包括 m*n 个寄存器并存储熔丝阵列的 m 行的熔 丝数据。
在一个实施例中， 熔丝阵列包括反熔丝， 并且每个反熔丝包括连接到高电压的一 个熔丝晶体管以及连接到字线和位线的一个选择晶体管， 其中确定每一个反熔丝是否被根据高电压、 字线、 和位线的至少一个的电压电平编程。
在一个实施例中， 半导体器件包括 ： 单元区域， 其中布置存储单元阵列 ； 和外围区 域， 其中安置一个或多个外围电路， 其中熔丝阵列被安置在外围区域， 并且第二寄存器单元 的至少一个寄存器被安置在单元区域。
在一个实施例中， 当半导体器件被初始驱动时， 熔丝阵列的读出操作通过感测内 部的电压的电平是否到达阈值而开始。
在一个实施例中， 半导体器件还包括地址产生单元， 产生用于驱动熔丝阵列的行 的行地址， 其中熔丝阵列的一个或多个行被掩蔽以禁止相应的行地址。
在一个实施例中， 半导体器件还包括掩蔽电路， 相应于第二寄存器单元的一个或 多个寄存器安置， 其中当掩蔽电路使能时防止将熔丝数据提供到一些寄存器。
根据本发明构思的另一个方面， 提供一种半导体器件， 包括 ： 熔丝阵列， 包括 m 行 和n列； 第一寄存器单元， 包括 a*n 个寄存器并且存储熔丝阵列的 a 行的熔丝数据 ； 第二寄 存器单元， 包括 m*n 寄存器， 第二寄存器单元从第一单元接收熔丝数据并且存储熔丝阵列 的 m 行的熔丝数据 ； 以及一个或多个电路块， 从第二寄存器单元接收熔丝数据并且响应于 接收熔丝数据执行设置操作 ( 其中 m、 n、 和 a 每个是等于或大于 1 的整数 )。
在一个实施例中， 一个或多个电路块包括执行设置操作的多个电路块， 其中第二 寄存器单元包括多个寄存器块并且多个寄存器块的每一个邻近与多个寄存器块的每一个 对应的电路块。
在一个实施例中， 第一寄存器单元包括 ： 奇数寄存器单元， 包括 n 个寄存器 ； 以及 偶数寄存器单元， 包括 n 个寄存器， 其中奇数寄存器单元顺序地存储熔丝阵列的奇数行的 熔丝数据， 并且偶数寄存器单元顺序地存储熔丝阵列的偶数行的熔丝数据。
在一个实施例中， 第一寄存器单元还包括多路器， 有选择地从奇数寄存器或偶数 寄存器输出熔丝数据。
在一个实施例中， 半导体器件还包括 ： 读出放大单元， 包括安置在熔丝阵列和第一 寄存器单元之间的多个读出放大电路， 其中相应于熔丝阵列的列的每个列配置奇数读出放 大电路和偶数读出放大电路。
在一个实施例中， 第一寄存器单元从熔丝阵列成行地并行接收熔丝数据， 并且其 中第二寄存器单元顺序地至少每次一位地从第一寄存器单元接收熔丝数据。
在一个实施例中， 半导体器件还包括存储数据的存储单元阵列， 其中一个或多个 电路块的每个包括地址比较单元， 用冗余单元替换存储单元阵列的缺陷单元， 并且其中第 二寄存器单元的一个或多个寄存器的熔丝数据被提供到地址比较单元。
在一个实施例中， 存储单元阵列、 地址比较单元和第二寄存器单元的至少一个寄 存器被安置在半导体器件的单元区域， 并且熔丝阵列和第一寄存器单元被安置在单元区域 以外。
在一个实施例中， 熔丝阵列包括安置在阵列中的多个反熔丝。
根据本发明构思的另一个方面， 提供一种操作半导体器件的方法， 半导体器件包 括多个熔丝， 其中多个熔丝被配置在多个行和列的阵列中， 该方法包括 ： 存取熔丝阵列和读 取存储在熔丝阵列中的信息 ； 在第一寄存器单元中并行存储熔丝数据， 该熔丝数据是从存 储在熔丝阵列中的信息读出的， 通过第一寄存器单元并行接收的熔丝数据根据作为一行熔丝数据 ； 将在第一寄存器单元中存储的熔丝数据顺序地每次该行熔丝数据的至少一位地传 送到第二寄存器单元 ； 和通过处理存储在第二寄存器单元中的熔丝数据设置半导体器件的 操作环境。
在一个实施例中， 该方法还包括提供电力到半导体器件 ； 和检测半导体器件的内 部电压的电平， 其中当内部电压的电平到达阈值时， 启动信息的读取。
在一个实施例中， 熔丝阵列包括 m 行以及 n 列， 其中第一寄存器单元包括 a*n 个寄 存器并且存储熔丝阵列的 a 行的熔丝数据， 和其中第二寄存器单元包括 m*n 个寄存器并存 储熔丝阵列的 m 行的熔丝数据 ( 其中 m、 n、 以及 a 每个是等于或大于 1 的整数 )。
在一个实施例中， 该方法还包括 ： 为了驱动熔丝阵列的行产生多个行地址， 其中响 应于预设掩蔽信息禁止多个行地址的至少一些。
在一个实施例中， 熔丝阵列包括安置在阵列中的多个反熔丝。
根据本发明构思的另一个方面， 提供一种半导体器件， 包括 ： 熔丝阵列， 包括多个 熔丝， 该熔丝存储用于执行与半导体器件有关的操作的数据 ； 第一寄存器单元， 接收一行数 据并以顺序的次序输出该行数据的预定数目的位到第二寄存器单元 ； 以及第二寄存器单 元， 临时存储接收的该行数据的位， 并输出位以执行操作。 在一个实施例中， 熔丝包括反熔丝。
在一个实施例中， 半导体器件还包括读出放大器， 接收、 读出、 以及放大存储在熔 丝阵列的相应行的熔丝中的一行数据并输出放大的数据到第一寄存器单元。
在一个实施例中， 预定数目的位是一位。
在一个实施例中， 预定数目的位是 n 位， 其中 n 大于 1。
在一个实施例中， 操作包括设置半导体器件的操作环境。
附图说明
从下列结合附图的详细说明中将更清楚地知晓该发明构思的示范性的实施例， 其 图 1 是示出根据该发明构思的实施例的半导体器件的方框图 ； 图 2A 和 2B 的每个是示出图 1 的半导体器件的反熔丝的单元结构的电路图 ； 图 3A 至 3C 是与图 1 的半导体器件的反熔丝阵列的读出操作相应的时序图 ； 图 4A 和 4B 是示出图 1 的半导体器件的第一和第二寄存器单元的方框图 ； 图 5 是示出图 1 的半导体器件的读出放大单元的方框图 ； 图 6 是示出从图 5 的读出放大单元接收熔丝数据的第一和第二寄存器单元的电路中：
图； 图 7 是示出用于操作图 1 的半导体器件的不同的信号的特征的波形示意图 ；
图 8 是示出根据该发明构思的另一个实施例的与设置操作环境有关的半导体器 件的整体操作的方框图 ；
图 9A 和 9B 是示出根据该发明构思的另一个实施例的半导体器件的方框图 ；
图 10 是示出图 9 的半导体器件的操作的时序图 ；
图 11 是示出根据该发明构思的实施例的操作半导体器件的方法的流程图 ；
图 12 是示出根据该发明构思的另一个实施例的操作半导体器件的方法的流程
图；
图 13 是示出根据该发明构思的实施例的半导体器件的详细结构的方框图 ； 图 14 是示出根据该发明构思的另一个实施例的半导体器件的详细结构的方框 图 15 是示出根据该发明构思的另一个实施例的半导体器件的详细结构的方框 图 16 是示出根据该发明构思的另一个实施例的半导体器件中组件的布置的方框图；
图；
图； 图 17A 至 17D 是示出根据该发明构思的另一个实施例的包括存储控制器和存储器 件的存储系统的方框图 ；
图 18 是示出根据该发明构思的另一个实施例的包括半导体器件的电子系统的方 框图 ；
图 19 是示出根据该发明构思的另一个实施例的具有半导体器件的存储卡的应用 的方框图 ；
图 20 是示出根据该发明构思的另一个实施例的存储卡的应用的方框图 ； 和
图 21 是示出根据该发明构思的一个实施例的包括存储器件的计算系统的方框图。 具体实施方式
为充分地了解本发明构思的操作优点、 和通过本发明构思的实施例获得的目的， 应该参考示出示范性的发明构思的实施例的附图和其中描述的细节。
现在将参考其中示出本发明构思的示范性的实施例的附图更充分地描述本发明 构思。在附图中， 相同的参考数字表示相同的元件。
图 1 是示出根据该发明构思的实施例的半导体器件 1000 的方框图。参照图 1， 半 导体器件 1000 包括其中安排多个熔丝 1110 的熔丝阵列 1100、 产生用于改变熔丝 1110 的电 阻状态的高电压的电平移动器 1200_1 至 1200_m、 和读出和放大存储在熔丝阵列 1100 中的 信息的读出放大单元 1300。 此外、 为了通过读出存储在熔丝阵列 1100 中的信息产生的熔丝 数据， 在半导体器件 1000 中包括第一寄存器单元 1400 和第二寄存器单元 1500。第一寄存 器单元 1400 和第二寄存器单元 1500 的每个可以是包括多个寄存器的移位寄存器单元。
熔丝阵列 1100 包括多个熔丝 1110。信息可以存储在多个熔丝 1110 的每个上。熔 丝阵列 1100 可以包括每个通过激光照射控制的连接的激光熔丝、 或每个具有通过电信号 控制的连接的电熔丝。替换地， 熔丝阵列 1100 可以包括反熔丝。反熔丝的特征是当施加例 如高电压信号的电信号时它们可以从高电阻状态改变到低电阻状态。熔丝阵列 1100 可以 包括一个或多个上述描述的熔丝类型。基于熔丝阵列 1100 包括反熔丝的假定提供下列说 明。在每个反熔丝中存储的信息或从每个反熔丝读出的数据可以称为熔丝数据。
在下文称为反熔丝阵列的熔丝阵列 1100 具有阵列排列， 其中在下文称为反熔丝 的熔丝 1110 布置在多个行和多个列的交点上。 例如如果反熔丝阵列 1100 包括 m 行和 n 列， 则反熔丝阵列 1100 包括 m*n 个反熔丝 1110。用于存取反熔丝 1110 的字线 WL1 至 WLm 布置 在 m 行上。提供与 n 列相应的位线 BL1 至 BLn 以传送从反熔丝 1110 读出的信息。反熔丝阵列 1100 存储用于将在半导体器件 1000 中执行的操作的各条信息。 例如， 反熔丝阵列 1100 可以存储用于设置半导体器件 1000 的操作环境的信息。可以通过施加从 电平移动器 1200_1 至 1200_m 提供的电压信号 WLP1 至 WLPm 到反熔丝阵列 1100 以改变反 熔丝 1110 的状态来编程信息的元素。反熔丝 1110 最初在高电阻状态， 并由于不同于包括 激光熔丝或电熔丝的操作的、 存储信息的编程操作而被转换为低电阻状态。反熔丝 1110 的 每个可以具有电容器结构， 其中介质层布置在两个导电层之间、 并且反熔丝 1110 的每个通 过击穿介质层而被编程， 通过在两个导电层之间施加高电压来击穿介质层。
在反熔丝阵列 1100 被编程之后， 半导体器件 1000 开始操作并且可以根据反熔丝 阵列 1100 执行读出操作。读出操作可以在半导体器件 1000 被驱动的同时执行或可以在半 导体器件 1000 驱动之后的预定时段执行。在读出操作期间， 字线选择信号被提供至反熔丝 阵列 1100 的字线 WL1 至 WLm， 并且存储在选择的反熔丝 1110 中的信息被通过位线 BL1 至 BLn 提供到读出放大单元 1300。由于阵列排列， 反熔丝阵列 1100 的信息可以通过驱动字线 WL1 至 WLm 和位线 BL1 至 BLn 被随机地存取。
在一个实施例中， 因为字线 WL1 至 WLm 被顺序地驱动， 所以反熔丝 1100 被以从反 熔丝阵列 1100 的第一行到第 m 行的次序顺序地存取。与顺序地存取的反熔丝 1110 有关的 信息被提供到读出放大单元 1300。 读出放大单元 1300 可以包括一个或多个读出放大电路。 在读出放大电路和熔丝的列之间可以是一一对应的。例如， 当反熔丝阵列 1100 包括如图 1 所示的 n 个列时， 读出放大单元 1300 包括与 n 个列相应的 n 个读出放大电路。n 个读出放 大电路分别连接到位线 BL1 至 BLn。 在一个实施例中， 两个读出放大电路被被配置为相应于位线 BL1 到 BLn 的一个。 例 如， 奇数读出放大电路和偶数读出放大电路可以相应于第一位线 BL1。 奇数读出放大电路可 以读出、 放大、 和输出连接到奇数字线 WL1、 WL3、 WL5 等等的反熔丝 1110 的信息， 并且偶数读 出放大电路可以读出、 放大、 和输出连接到偶数字线 WL2、 WL4、 WL6 等等的反熔丝 1110 的信 息。然而， 本实施例不限于此、 并且读出放大电路可以以不同的其他的方式布置。例如， 单 个读出放大电路可以相应于一个位线布置， 或三个或以上个读出放大电路可以相应于一个 位线布置。
读出放大单元 1300 读出反熔丝阵列 1100 中存取的信息。此信息可以被放大、 并 且被反熔丝阵列 1100 输出到寄存器或这里描述的有关设备。读出并放大的信息可以包括 用于设置半导体器件 1000 的操作环境的熔丝数据 OUT1 至 OUTn。 当两个读出放大电路被相 应于一个位线布置时， 例如第一熔丝数据 OUT1 的一个熔丝数据可以事实上包括奇数熔丝 数据和偶数熔丝数据。
从读出放大单元 1300 输出的熔丝数据 OUT1 至 OUTn 被提供到第一寄存器单元 1400。第一寄存器单元 1400 可以是包括串联连接的多个寄存器的移位寄存器单元以顺序 地传送信号。此外， 第一寄存器单元 1400 可以包括比在反熔丝阵列 1100 中包括的反熔丝 1110 的数目少的数目的寄存器。 此外， 包括在第一寄存器单元 1400 中的寄存器的数目可以 与反熔丝阵列 1100 的列的数目有关。例如， 如果反熔丝阵列 1100 包括 n 个列， 则第一寄存 器单元 1400 可以包括 n 个寄存器。替换地， 如上所述， 如果两个读出放大电路相应于一个 位线布置， 则第一寄存器单元 1400 可以包括 2*n 个寄存器。
第一寄存器单元 1400 接收与反熔丝阵列 1100 的行相应的熔丝数据 OUT1 至 OUTn。
例如， 如果选择反熔丝阵列 1100 的一个行， 则来自连接到选择的行的字线的反熔丝 1100 的 熔丝数据 OUT1 至 OUTn 被并行提供到第一寄存器单元 1400。第一寄存器单元 1400 通过移 动熔丝数据 OUT1 至 OUTn 的位将熔丝数据 OUT1 至 OUTn 提供到第二寄存器单元 1500。第二 寄存器单元 1500 可以包括包含串联连接的多个寄存器以顺序地传送信号的移位寄存器单 元。此外， 第二寄存器单元 1500 可以包括数目与在反熔丝阵列 1100 中的反熔丝 1110 的数 目相同的寄存器。存储在第二寄存器单元 1500 中的熔丝数据 OUT1 至 OUTn 可以包括用于 设置半导体器件 1000 的操作环境的信息。例如， 存储在第二寄存器单元 1500 中的熔丝数 据 OUT1 至 OUTn 中的一些可以被作为用于以冗余存储器单元替换半导体器件 1000 中的存 储单元 ( 未示出 ) 的信息 Info_FA 输出。其他的熔丝数据 OUT1 至 OUTn 可以作为用于调节 半导体器件 1000 中产生的电压的电平的调整信息 Info_DC 被输出。
为了存储来自反熔丝阵列 1100 的熔丝数据 OUT1 至 OUTn， 需要连接到读出放大单 元 1300 并被适配为临时存储熔丝数据 OUT1 至 OUTn 的寄存器。此外， 需要邻近于半导体器 件 1000 的不同的电路块 ( 例如行和列译码器以及直流电压产生器 ) 布置的、 用于提供熔丝 数据 OUT1 至 OUTn 到电路块的寄存器。
根据实施例， 第一寄存器单元 1400 从读出放大单元 1300 接收熔丝数据 OUT1 至 OUTn， 以及传送熔丝数据 OUT1 至 OUTn 到邻近于电路块的第二寄存器单元 1500。具体地， 因为反熔丝阵列 1100 具有阵列排列， 并且第一寄存器单元 1400 包括数目相应于反熔丝阵 列 1100 中包括的列的数目的寄存器， 所以第一寄存器单元 1400 包括数目低于反熔丝阵列 1100 的反熔丝 1110 的总数的寄存器。例如， 如果一个读出放大电路相应于一个位线布置， 则第一读出放大电路单元 1400 可以包括 n 个读出放大电路。 因此， 与熔丝数据 OUT1 至 OUTn 有关的第一寄存器单元 1400 的寄存器的数目可以是 n， 而不是 m*n。具体地， 即使当在反熔 丝阵列 1100 中包括许多反熔丝 1110 时， 因为根据反熔丝阵列 1100 的结构第一寄存器单元 1400 的寄存器的数目可以被限制在 n， 所以不能要求寄存器的数目与反熔丝 1110 的数目成 比例增大。
图 2A 和 2B 是示出图 1 的半导体器件 1000 的反熔丝 1110 的单元结构的电路图。 图 2A 示出其中反熔丝 1110A 具有包括一个熔丝晶体管 1111A 和一个选择晶体管 1112A 的 单元结构的例子。图 2A 示出其中反熔丝 1110B 具有包括一个熔丝电容器 1111B 和一个选 择晶体管 1112B 的单元结构的例子。
参照图 2A， 反熔丝 1110A 的熔丝晶体管 1111A 可以是金属氧化物半导体场效应晶 体管 (MOSFET)。熔丝晶体管 1111A 的栅极接收高电压信号 WLP1、 熔丝晶体管 1111A 的第一 端子处于浮动状态， 并且第二端子连接到选择晶体管 1112A 的第一端子。 选择晶体管 1112A 的栅极连接到字线 WL1 并且选择晶体管 1112A 的第二端子连接到位线 BL2。熔丝晶体管 1111A 的介质层 ( 未示出 ) 的击穿操作根据高电压 WLP1、 字线 WL1 的电压信号以及位线 BL2 的电压信号而发生， 并且因此执行编程操作。在图 2B 中， 图 2A 的熔丝晶体管 1111A 被替换 为熔丝电容器 1111B。还可以通过接收高电压 WLP1、 字线 WL1 的电压、 以及位线 BL2 的电压 的熔丝电容器 1111B 执行编程操作。
以下将参考表 1 以及图 2A 解释图 1 的反熔丝阵列 1100 的编程操作。
表1
10CN 102467971 A 编程电压 WL Sel， BL Sel WL Sel， BL Unsel WL Unsel， BL Sel WL Unsel， BL Unsel
说WLP明书WL 3V 3V 0V 0V BL 0V 3V 0V 3V7/18 页VPP(6V) VPP(6V) 0V 或 3V 0V 或 3V在反熔丝阵列 1100 中， 可以根据反熔丝阵列 1100 中存储的数据的位执行编程操 作。可以如表 1 所示设置用于编程操作的电压信号的条件。高电压 VPP 可以提供到选择的 反熔丝， 并且高电压 VPP 可以是 6V。此外， 相应于 VPP/2 的 3V 提供到选择的反熔丝的字线， 并且位线被预先充电到 0V。此外， 具有 0V 电平的字线信号提供到未选择的反熔丝的电平， 并且位线被预先充电到 3V。此外， 0V 或 3V 的电压被提供到未选择的反熔丝的熔丝晶体管。
如果选择图 2A 中示出的反熔丝 1110A， 则 6V 的高电压 WLP1 被提供到熔丝晶体管 1111A 的栅极， 并且根据 3V 的字线电压选择晶体管 1112A 导通。因此， 在熔丝晶体管 1111A 的两个端子的电压 ( 例如， 在栅极和节点 ‘a’之间的电压 ) 是 6V， 并且执行熔丝晶体管 1111A 的编程操作。另一方面， 在电压信号的上述条件之下， 未选择的反熔丝的选择晶体管 截止， 并且因此节点 ‘a’ 处于浮动状态。因此， 不执行用于未选择的反熔丝的编程操作。
在下将参考表 2 以及图 2A 解释在图 1 中示出的反熔丝阵列 1100 的读出操作。
表2
电压 选择 WLP 选择 WL 未选择 WLP 未选择 WL(0V)
Vread Vext 0V 0V存储在反熔丝阵列 1100 中的信息可以以多位的形式被读取， 并且因此选择一个 字线并且不选择剩余的字线。如果选择图 2A 中示出的反熔丝 1110A， 则具有一般电源电压 Vread 的电压 WLP 被提供到熔丝晶体管 1111A 的栅极， 并且具有外部电压电平 Vext 的字线 电压被提供到选择晶体管 1112A 的栅极。此外， 在反熔丝阵列 1100 的读出操作期间， 全部 的位线被预先充电到 0V， 并且 0V 被提供到未选择的反熔丝的选择晶体管和熔丝晶体管的 栅极。如果编程反熔丝 1110A， 则与逻辑高相应的信号被通过位线 BL2 传送。如果不编程反 熔丝 1110A， 则位线 BL2 被维持在 0V 并且与逻辑低相应的信号通过位线 BL2 传送。尽管此 处描述了编程和读出操作， 但是同样地可以应用那些本领域普通的技术人员所知的其他的 操作。
图 3A 至 3C 是与图 1 的反熔丝阵列 1100 的读出操作相应的时序图。将参考图 1和 3A 至 3C 解释半导体器件 1000 的操作。
参照图 3A， 当包括反熔丝阵列 1100 的半导体器件 1000 被驱动时， 半导体器件 1000 的内部电压 Vint 被增加到目标电平 Vtar。半导体器件 1000 包括用于感测内部电压 Vint 的电平的电平感测单元 ( 未示出 )， 并且根据感测结果执行用于读取反熔丝阵列 1100 的信息的不同的控制操作。例如， 如果在感测起动时、 当内部电压 Vint 到达目标电平 Vtar 时反熔丝阵列 1100 的读出操作开始， 则基于电平感测单元 ( 未示出 ) 的感测结果执行用于 读取反熔丝阵列 1100 的信息的操作。例如， 驱动产生反熔丝阵列 1100 的行地址的电路块 ( 未示出 )。此外， 驱动电平移动器 1200_1 至 1200_m、 读出放大单元 1300、 第一和第二寄存 器单元 1400 和 1500 等等。
图 3B 示出根据本发明构思的另一个实施例的反熔丝阵列 1100 的读出操作。参照 图 3B， 阵列 1100 的读出操作可以基于施加于半导体器件 1000 的时钟信号 CLK 转变的时间 开始。例如， 外部电压 Vext 施加于半导体器件 1000， 并且响应于外部电压 Vext 使能用于驱动 1000 的驱动信号 powerup。外部施加的时钟信号 CLK 提供到半导体器件 1000， 并且半导体 器件 1000 的反熔丝阵列 1100 的读出操作可以响应于在使能驱动信号 powerup 之后时钟信 号 CLK 转变的次数而开始。 图 3B 示出其中反熔丝阵列 1100 的读出操作在驱动信号 powerup 被使能之后时钟信号 CLK 的第五个上升沿处开始的例子。 图 3C 是示出用于存取反熔丝阵列 1100 的字线信号的波形示意图。参照图 3C， 当 内部电压 Vint 到达目标电平 Vtar 时， 可以通过包括在半导体器件 1000 中的振荡器 ( 未示 出 ) 产生时钟信号 PCLK， 并且字线信号可以由于时钟信号 PCLK 产生。 根据分别提供到字线 WL1 至 WLm 的字线信号以从第一字线 WL1 到第 m 字线 WLm 的次序顺序地使能字线。
图 4A 和 4B 是示出图 1 的半导体器件 1000 的第一和第二寄存器单元 1400 和 1500 的方框图。图 4A 和 4B 示出当读出放大电路 1300 相应于反熔丝阵列 1100 的每个位线布置 时的第一和第二寄存器单元 1400 和 1500。
参照图 4A， 读出放大单元 1300 包括与反熔丝阵列 1100 的 n 个位线 BL1 至 BLn 相 应的读出放大电路 S/A。布置在反熔丝阵列 1100 的一个行中的 n 个反熔丝 1110 的信息通 过 n 个位线 BL1 至 BLn 并行提供到读出放大单元 1300。第一寄存器单元 1400 是包括 n 个 寄存器 S/R1 至 S/Rn 的移位寄存器， 并且来自读出放大单元 1300 的熔丝数据 OUT1 至 OUTn 并行提供到 n 个寄存器 S/R1 至 S/Rn。
第一寄存器单元 1400 顺序地， 即一次一位地提供熔丝数据 OUT1 至 OUTn 到第二 寄存器单元 1500。第一寄存器单元 1400 响应于预定的第一传送时钟信号 Transfer CLK1 逐位地提供存储于其中的熔丝数据 OUT1 至 OUTn 到第二寄存器单元 1500。例如， 第n寄 存器 S/Rn 的熔丝数据 OUTn 被提供到第二寄存器单元 1500， 并且第 (n-1) 至第一熔丝数据 OUTn-1 至 OUT1 被顺序地提供到第二寄存器单元 1500。由于上述操作， 在反熔丝阵列 1100 的第一行中的 n 个反熔丝 1110 的每个的信息被提供到第二寄存器单元 1500 之后， 反熔丝 阵列 1100 的第二行中的 n 个反熔丝 1110 的信息被提供到第二寄存器单元 1500。同样地， 以类似的方式反熔丝阵列 1100 的其他的行的多个信息被提供到第二寄存器单元 1500。
第二寄存器单元 1500 响应于预定的第二传送时钟信号 Transfer CLK2 接收熔丝 数据 OUT1 至 OUTn 并且移动熔丝数据 OUT1 至 OUTn。第二传送时钟信号 Transfer CLK2 可 以是与第一传送时钟信号 Transfer CLK1 具有相同的周期和 / 或相同的相位的时钟信号。
第二寄存器单元 1500 可以包括数目与在反熔丝阵列 1100 中包括的反熔丝 1110 的数目相 应的寄存器。例如， 如果反熔丝阵列 1100 包括与 m 行和 n 列相应的反熔丝 1110， 则第二寄 存器单元 1500 能够包括 m*n 寄存器 S/R1 至 S/Rm*n。
第二寄存器单元 1500 的第一寄存器 S/R1 响应于第二传送时钟信号 Transfer CLK2 接收和存储熔丝数据 OUT1 至 OUTn， 并且传送熔丝数据 OUT1 至 OUTn 到例如第二寄存 器 S/R2 的邻近寄存器。在上述的顺序接收和传送操作中， 来自反熔丝阵列 1100 的全部的 行的所有熔丝数据 OUT1 至 OUTn 被存储在第二寄存器单元 1500 中。例如， 如果以从第一行 到第 m 行的次序顺序地选择反熔丝阵列 1100 的反熔丝 1110， 则第二寄存器单元 1500 以从 反熔丝阵列 1100 的第一行向第 m 行的方向顺序地存储熔丝数据 OUT1 至 OUTn。存储在第二 寄存器单元 1500 中的熔丝数据 OUT1 至 OUTn 包括用于设置半导体器件 1000 的操作环境的 各种信息。
图 4B 示出根据本发明构思的另一个实施例的其中在第一寄存器单元 1400 和第二 寄存器单元 1500 之间传送熔丝数据的例子。参照图 4B， 第一寄存器单元 1400 可以是包括 n 个寄存器 S/R1 至 S/Rn 的移位寄存器单元。第二寄存器单元 1500 可以是包括 m**n 个寄 存器 S/R1 至 S/Rm*n 的移位寄存器单元。第一寄存器单元 1400 能够并行传送一行的熔丝 数据 OUT1 至 OUTn 到第二寄存器单元 1500 的至少一些寄存器， 例如第二寄存器单元 1500 的 n 个寄存器。传送的熔丝数据 OUT1 至 OUTn 被逐位移动。当一行熔丝数据 OUT1 至 OUTn 被移动时， 熔丝数据 OUT1 至 OUTn 像另一个行一样被从第一寄存器 1400 并行传送到第二寄 存器单元 1500。 图 4A 和 4B 彼此不同点在于 ： 图 4A 中的第一寄存器单元 1400 顺序地或串行地逐 位传送熔丝数据到第二寄存器单元 1500， 而图 4B 中的第一寄存器单元 1400 顺序地或串行 底以 n 个位为单元传送熔丝数据到第二寄存器单元 1500。也就是说， 可以传送几个位而不 是一次一位。将在例如如图 4A 所示的第一寄存器单元 1500 是移位寄存器单元并且第一寄 存器单元 1400 逐位传送熔丝数据到第二寄存器单元 1500 的假设下进行下列说明。
图 5 是示出图 1 的半导体器件 1000 的读出放大单元 1300 的方框图。在图 5 中， 两个读出放大电路相应于反熔丝阵列 1100 的每个位线被布置。
参照图 5， 从反熔丝阵列 1100 读出的信息被通过 n 个位线 BL1 至 BLn 传送， 并且读 出放大单元 1300 读出并且放大 n 个位线 BL1 至 BLn 的信息并且产生熔丝数据。读出放大 单元 1300 的奇数读出放大电路和偶数读出放大电路可以相应于每个位线布置。例如， 读出 放大单元 1300 可以包括相应于 n 个位线 BL1 至 BLn 布置的 n 个奇数读出放大电路 1311_1 至 1311_n( 通常， 1311) 和 n 个偶数读出放大电路 1312_1 至 1312_n( 通常， 1312)。奇数读 出放大电路 1311_1 至 1311_n 可以读出和放大从反熔丝阵列 1100 的奇数行的反熔丝 1110 提供的信息并且偶数读出放大电路 1312_1 至 1312_n 可以读出和放大从反熔丝阵列 1100 的偶数行的反熔丝 1110 提供的信息。
如 果 选择 反熔丝阵 列 1100 的第一 行， 则第 一 行的 信息被 奇 数读出 放 大电路 1311_1 至 1311_n 读出并且放大， 并且读出以及放大的结果被作为奇数熔丝数据 OUT1_O 至 OUTn_O 提供到图 1 的第一寄存器单元 1400。接下来， 如果选择反熔丝阵列 1100 的第二行， 则第二行的信息被偶数读出放大电路 1312_1 至 1312_n 读出并且放大， 并且读出以及放大 的结果被作为偶数熔丝数据 OOUT1_E 至 OUTn_E 提供到图 1 的第一寄存器单元 1400。
每个读出放大电路可以包括锁存电路 1322。 为了每个读出放大电路 1311、 1312 有 选择地与反熔丝阵列 110 的行相应地进行操作， 选择晶体管 1321 可以包括在每个读出放大 电路中。选择晶体管 1321 响应于偶 / 奇信号 EVEN/ODD 被切换。例如， 如果偶数读出放大 电路 1312 读出和放大反熔丝阵列 1100 的偶数行的信息， 则预定的读出放大电路的选择晶 体管 1321 响应于偶数信号 EVEN 被切换。
图 6 是示出从读出放大单元 1300 接收熔丝数据的第一和第二寄存器单元 1400 和 1500 的电路图。参照图 6， 第一寄存器单元 1400 从读出放大单元 1300 接收奇数熔丝数据 OUT1_O 至 OUTn_O 和偶数熔丝数据 OUT1_E 至 OUTn_E。第一寄存器单元 1400 包括接收奇数 熔丝数据 OUT1_O 至 OUTn_O 的 n 个奇数寄存器 1411_1 至 1411_n、 和接收熔丝数据 OUT1_E 至 OUTn_E 的 n 个偶数寄存器 1412_1 至 1412_n。第一寄存器单元 1400 响应于第一传送时 钟信号 TransferCLK1 存储和移动熔丝数据。例如， 奇数第一传送时钟信号和偶数第一传送 时钟信号能够被提供到第一寄存器单元 1400。 此外， 第一寄存器单元 1400 可以还包括用于 有选择地输出来自奇数寄存器和偶数寄存器的熔丝数据的多路器 1430。多路器 1430 可以 响应于偶 / 奇信号 EVEN/ODD 操作。
第二寄存器单元 1500 可以包括 m*n 个寄存器 1511_1 至 1511_mn， 并且顺序地从 第一寄存器单元 1400 一次一位地接收熔丝数据。第二寄存器单元 1500 能够响应于第二传 送时钟信号 Transfer CLK2 操作。如果选择反熔丝阵列 1100 的奇数行， 则第二寄存器单元 1500 从第一寄存器单元 1400 逐位顺序地接收奇数熔丝数据 OUT1_O 至 OUTn_O， 并且移动熔 丝数据 OUT1_O 至 OUTn_O 到邻近寄存器。 此外， 如果选择反熔丝阵列 1100 的偶数行， 则第二 寄存器单元 1500 从第一寄存器偶数元 1400 逐位顺序地接收偶数熔丝数据 OUT1_E 至 OUTn_ E， 并且移动熔丝数据 OUT1_E 至 OUTn_E 到邻近寄存器。在上述操作中， 反熔丝阵列 1100 的 所有熔丝数据能够存储在第二寄存器单元 1500 中。存储在第二寄存器单元 1500 中的一些 熔丝数据能够被用作用于用冗余单元替换缺陷单元的故障地址信息， 并且其它的熔丝数据 可以用作用于调整电压电平的调整信息 Info_DC。此外， 半导体器件 1000 的不同的操作环 境能够通过使用存储在第二寄存器单元 1500 中的其他的熔丝数据设置。
图 7 是示出用于操作图 1 的半导体器件 1000 的各种信号的特征的波形示意图。 以 下将参考图 1 的半导体器件 1000 和图 6 的第一和第二寄存器单元 1400 和 1500 解释图 7 的波形示意图。这里， 假定提供反熔丝阵列 1100 的四 (4) 列。然而， 可以提供任何数目的 列。
当电力提供给半导体器件 1000 时， 半导体器件 1000 的内部电压 Vint 被增加， 并 且当内部电压 Vint 到达预定电平时， 例如通过半导体器件 1000 中的振荡器 ( 未示出 ) 产生 时钟信号 PCLK。此外， 可以响应于时钟信号 PCLK 产生各种其他的信号。例如， 用于选择反 熔丝阵列 1100 的行的行地址能够通过使用时钟信号 PCLK 产生， 并且用于操作第一和第二 寄存器单元 1400 和 1500 的第一和第二传送时钟信号 Transfer CLK1 和 Transfer CLK2 可 以使用时钟信号 PCLK 产生。为了以从第一行到第 m 行的次序顺序地选择反熔丝阵列 1100 的行， 顺序地使能第一至第 m 行地址。
首先， 由于选择反熔丝阵列 1100 的第一行 1st Row， 则来自第一行 1st Row 的熔 丝数据被存储在第一寄存器单元 1400 的奇数寄存器 1411_1 至 1411_n。接下来， 由于选择 反熔丝阵列 1100 的第二的行 2nd Row， 则来自第二行 2nd Row 的熔丝数据被存储在第一寄存器单元 1400 的偶数寄存器 1412_1 至 1412_n。此外， 当第二行 2nd Row 被使能时提供到 多路器 1430 的奇数信号 MUX_ODD 被使能， 并且存储在奇数寄存器 1411_1 至 1411_n 中的第 一行 1st Row 的熔丝数据被提供到第二寄存器单元 1500。同样地， 当选择反熔丝阵列 1100 的第三行 3rd Row 时， 则来自第三行 3rd Row 的熔丝数据被存储在第一寄存器单元 1400 的 奇数寄存器 1411_1 至 1411_n 中。此外， 当提供到多路器 1430 的偶数信号 MUX_EVEN 被使 能时， 存储在偶数寄存器 1412_1 至 1412_n 中的第二行 2nd Row 的熔丝数据被提供到第二 寄存器单元 1500。
当 反 熔 丝 1100 的 一 个 行 被 使 能 时， 第 一 传 送 时 钟 信 号 TransferCLK1_ODD 和 Transfer CLK1_EVEN 控制第一寄存器单元 1400， 并且能够具有与列的数目一样的数目的脉 冲。此外， 当从第一寄存器单元 1400 向第二寄存器单元 1500 传送熔丝数据时， 能够使能第 二传送时钟信号 Transfer CLK2。 当在半导体器件 1000 上电之后读出反熔丝阵列 110 处的 全部的信息时， 振荡器可以掉电或否则去激活， 并且可以禁止时钟信号 PCLK。
图 8 是用于设置操作环境的半导体器件 1000 的整体操作的方框图。 由于电力提供 给半导体器件 1000， 所以也称为电平检测器的电平检测单元 1610 检测内部电压 Vint 的电 平并且产生结果。振荡器 (OSC)1620 响应于检测结果产生振荡信号。振荡信号被提供到时 钟信号产生单元 (PCLKgen)1630， 时钟信号产生单元 1630 使用振荡信号以产生各种时钟信 号。例如， 时钟信号产生单元 1630 可以通过使用振荡信号产生图 7 所示的时钟信号 PCLK， 并且还基于时钟信号 PCLK 产生用于反熔丝阵列 1100 的字线信号。并且， 时钟信号产生单 元 1630 能够基于时钟信号 PCLK 产生用于第一和第二寄存器单元 1400 和 1500 的传送时钟 信号。并且当熔丝数据被完全地传送时， 时钟信号产生单元 1630 可以产生用于关断振荡器 1620 的关断 - 控制信号 OSC_OFF。
从反熔丝阵列 1100 读出的熔丝数据 OUT 被通过第一寄存器单元 1400 提供到第二 寄存器单元 1500 并且存储在第二寄存器单元 1500 中。存储在第二寄存器单元 1500 中的 熔丝数据 OUT 被用作用于设置各种操作环境的信息。例如， 包括第二寄存器单元 1500 的熔 丝数据的第一信息被提供到地址比较器 (F/A Comp)1710。
第一信息包括在半导体器件 1000 中包括的存储单元阵列 ( 未示出 ) 的缺陷单元 的地址信息。地址比较器 1710 比较用于读出的或写入操作的当前接收的地址与第一信息， 并且根据比较结果用冗余单元替换缺陷单元。
并且， 包括第二寄存器单元 1500 的其他的熔丝数据的第二信息被提供到电压调 整单元 (DC trim)1720。 电压调整单元 1720 产生具有通过使用第二信息调整的电平的电压 信号。
并且， 包括第二寄存器单元 1500 的其他的熔丝数据的第三信息被提供到输入 / 输 出设置单元 (I/O Set)1730。 输入 / 输出设置单元 1730 通过使用第三信息设置与半导体器 件 1000 的数据输入与输出有关的环境， 例如， 同时地输入和输出的数据的位的数目。除第 一、 第二和第三信息之外， 半导体器件 1000 的其他的操作环境能够通过使用存储在第二寄 存器单元 1500 中的各种信息设置。
图 9A 和 9B 是示出根据该发明构思的另一个实施例的半导体器件 2000 的方框图。 图 9 的半导体器件 2000 在反熔丝阵列的读出操作期间掩蔽一个或多个行。没有提供半导 体器件 200 的与半导体器件 1000 相同的或类似的元件和结构的详细说明。参照图 9A， 半导体器件 2000 包括反熔丝阵列 2100、 第一寄存器单元 2400、 和第二 寄存器单元 2500。反熔丝阵列 2100 可以包括用于读出和放大信息的读出放大单元 ( 未示 出 )。 并且， 半导体器件 2000 可以包括通过使用时钟信号 PCLK 和掩蔽信号 MASK 产生字线信 号 WL[1:m]、 并且提供字线信号 WL[1:m] 到反熔丝阵列 2100 的字线信号单元 (WLgen)2600。
与半导体器件 2000 的操作有关的不同的信息被存储在反熔丝阵列 2100 中。参照 图 9B， 反熔丝阵列 2100 可以包括多个反熔丝 2110， 并且反熔丝 2110 的每个可以包括熔丝 晶体管 2111 和选择晶体管 2112。 缺陷单元的地址信息可以被存储在反熔丝阵列 2100 的一 些行 WL1 至 WLa 中， 用于调整信号的信息可以存储在行 WLa+1 至 WLb 中， 并且用于设置各种 操作环境的信息可以被存储在其他的行 WLc 至 WLm 中。
因为半导体器件 2000 的反熔丝阵列 2100 具有包括多个行和多个列的阵列布置， 所以反熔丝阵列 2100 可以被随机地存取。因此， 字线信号 WL[1:m] 中的一些可以通过提供 掩蔽信号 MASK 到字线信号产生单元 2600 被禁止。 同时， 可以不必读出与禁止的字线信号相 应的反熔丝阵列 2100 的多个信息。例如当驱动使用半导体器件 2000 的存储系统时， 如果 不使用存储在反熔丝阵列 2100 中的多个信息中的用于调整半导体器件 2000 中的电压信号 的信息， 则提供到反熔丝阵列 2100 的一些字线信号 WL[a+1:b] 可以通过使能掩蔽信号 MASK 被禁止， 同时选择反熔丝阵列 2100 的一些行 WLa+1 至 WLb。 图 10 是示出图 9 的半导体器件 2000 的操作的时序图。 半导体器件 2000 包括用于 产生各种时钟信号的时钟产生电路 ( 未示出 )。参照图 10， 当内部电压 Vint 增加到预定电 平时， 产生时钟信号 PCLK。 提供到反熔丝阵列 2100 的字线信号 WL[1:m] 基于时钟信号 PCLK 被使能。并且， 在预定时段被使能的掩蔽信号 MASK 可以通过使用时钟信号 PCLK 产生， 并且 字线信号 WL[1:m] 被禁止同时掩蔽信号 MASK 被启动。例如， a+1 至 b 字线信号 WL[a+1:b] 被禁止同时掩蔽信号 MASK 被启动。因此， 不存取反熔丝阵列 2100 的 a+1 至 b 行。
图 11 是示出根据该发明构思的实施例的操作半导体器件的方法的流程图。半导 体器件包括具有阵列布置的反熔丝阵列， 其中在多个行和多个列之间的交叉点上布置反熔 丝。
参照图 11， 在操作 S11 中， 当电力提供给半导体器件时， 执行反熔丝阵列的读出操 作。反熔丝阵列以行为单位被读出。例如， 在操作 S12 中， 反熔丝阵列的第一行的熔丝数据 通过读出放大电路被并行传送到第一寄存器单元。在操作 S13 中， 存储在第一寄存器单元 中的熔丝数据被串行地传送到第二寄存器单元， 并且重复地执行上述操作直到存储在反熔 丝阵列中的所有熔丝数据被存储在第二寄存器单元中。 第一寄存器单元能够逐位串行地传 送熔丝数据到第二寄存器单元， 或可以 n 个位 n 个位地串行地传送熔丝数据到第二寄存器 单元。
存储在第二寄存器单元中的熔丝数据用于设置半导体器件的操作环境。在操作 S14 中， 例如， 一些熔丝数据可以是用于利用冗余单元替换存储单元阵列中产生的缺陷单元 的缺陷地址信息， 并且缺陷地址信息被提供到地址比较器。在操作 S15 中， 地址比较器比较 缺陷地址信息与当前接收的地址， 并且根据比较结果用冗余地址替换缺陷地址。尽管图 11 未示出， 但是存储在第二寄存器单元中的其他的熔丝数据可用于设置半导体器件的其他的 操作环境。
图 12 是示出根据该发明构思的另一个实施例的操作半导体器件的方法的流程
图。参照图 12， 在操作 S21， 字线信号提供到反熔丝阵列以读出反熔丝阵列的信息。例如如 果反熔丝阵列包括 m 行， 则第一至第 m 字线信号可以被顺序地提供到反熔丝阵列。
反熔丝阵列的一个或多个行可以用于设置半导体器件的操作环境。例如， 即使用 于设置半导体器件的操作环境的多个信息被存储在反熔丝阵列的全部的行中， 根据使用半 导体器件的系统的操作特征也不使用反熔丝阵列的一些信息。因此， 在操作 S22， 存储不使 用的信息的反熔丝阵列的那些行被掩蔽。 在操作 S23， 在反熔丝阵列的剩余无屏蔽行中的熔 丝数据被读出。
在操作 S24， 从反熔丝阵列有选择地读出的熔丝数据能够被并行提供到第一寄存 器单元以用于在第一寄存器单元进行存储。 并且在操作 S25， 存储在第一寄存器单元中的熔 丝数据被串行提供到第二寄存器单元 (S/R Unit1)。在操作 S26， 半导体器件的操作环境能 够通过使用存储在第二寄存器单元 (S/R Unit2) 中的熔丝数据设置。
已经在反熔丝阵列是熔丝阵列的假定下进行了上述说明。然而， 本发明构思不被 限制在反熔丝。例如， 可以使用一般电熔丝或激光熔丝。
图 13 是示出根据该发明构思的实施例的半导体器件 3000 的详细结构的方框图。 参照图 13， 半导体器件 3000 包括用于存储数据的单元阵列 3100、 用于驱动单元阵列 3100 的字线和位线的行和列译码器 3110 和 3120、 用于驱动冗余单元的备用的行和列译码器 3131 和 3132、 以及用于比较缺陷单元的地址信息与外部地址的行和列地址比较单元 3141 和 3142。并且， 半导体器件 3000 能够包括 ： 包括多个行和多个列的熔丝阵列 3210 ； 用于读 出以及放大熔丝阵列 3210 的信息的读出放大单元 3220 ； 以及用于接收和存储熔丝数据的 第一和第二寄存器单元 3230、 3241 和 3242。 与图 13 中示出的熔丝有关的各种块， 例如熔丝 阵列 3210、 读出放大单元 3220、 以及第一和第二寄存器单元 3230、 3241、 和 3242， 能够是使 用反熔丝、 激光熔丝等等的上述实施例中的那些的任何一个。
第一寄存器单元 3230 连接到读出放大单元 3220 的输出， 并且包括在第一寄存器 单元 3230 中的寄存器的数目与熔丝阵列 3210 的列的数目有关。例如， 熔丝阵列 3210 可以 包括 n 个列， 并且奇数读出放大电路和偶数读出放大电路可以相应于一个列布置。在该情 况下， 第一寄存器单元 3230 能够包括 2*n 个寄存器。此外， 第一寄存器单元 3230 可以还包 括用于选择来自 n 个奇数寄存器和 n 个偶数寄存器的熔丝数据的多路器。并且， 第二寄存 器单元 3241 和 3242 能够包括一个或多个寄存器块、 例如， 第一寄存器块 3241 和第二寄存 器块 3242 包括在第二寄存器单元 3241 和 3242 中。
第二寄存器单元 3241 和 3242 逐位顺序地接收和存储来自寄存器单元 3230 的熔 丝数据。并且， 第二寄存器单元 3241 和 3242 可以邻近要求熔丝数据的各种电路块。例如， 存储缺陷单元的行地址信息的第二寄存器单元 3241 的第一寄存器块能够安置到邻近行地 址比较单元 3141。 并且， 存储缺陷单元的列地址信息的第二寄存器单元 3242 的第二寄存器 块能够安置到邻近列地址比较单元 3142。
行地址比较单元 3141 比较从外部提供的行地址与缺陷单元的行地址信息， 并根 据比较结果驱动行译码器 3110 或备用的行译码器 3131。同样地， 列地址比较单元 3142 比 较外部提供的列地址与缺陷单元的列地址信息， 并根据比较结果驱动列译码器 3120 或备 用的列译码器 3132。 行和列地址比较单元 3141 和 3142 的每个包括用于比较来自外部的地 址的位与缺陷单元的列地址信息的位的多个逻辑器件。例如， 逻辑器件可以包括异或门。图 14 是示出根据该发明构思的另一个实施例的半导体器件 4000 的详细结构的方 框图。参照图 14， 半导体器件 4000 包括用于存储数据的单元阵列 4100、 和用于驱动单元阵 列 4100 的各种电路块， 例如行和列译码器 4110 和 4120、 备用的行和列译码器 4131 和 4132、 以及行和列地址比较单元 4141 和 4142。半导体器件 4000 能够包括熔丝阵列 4210、 读出放 大单元 4220、 以及第一和第二寄存器单元 4230、 4241、 4242、 和 4243、 并且还包括用于产生 半导体器件 4000 中使用的电压信号 ( 例如， 基准电压 ) 的电压产生电路 4300。并且， 第一 至第三寄存器块 4241、 4242 和 4243 能够包括在第二寄存器单元 4241、 4242 和 4243 中。
存储在熔丝阵列 4210 的信息被通过读出放大单元 4220 和第一寄存器单元 4230 提供至包括第一至第三寄存器块 4241、 4242、 和 4243 的第二寄存器单元。由于包括在寄存 器块 4241、 4242、 和 4243 中的寄存器的数据移位操作， 存储在第一寄存器单元 4230 中的熔 丝数据被传送。例如， 失败单元的行地址信息能够通过第一寄存器块 4241 和第二寄存器块 4242 被传送到第三寄存器块 4243， 并且失败单元的列地址信息可以被通过第一寄存器块 4241 传送到第二寄存器块 4242。
当在上述操作中熔丝数据被存储在寄存器块 4241、 4242、 和 4243 中时， 通过使用 在寄存器块 4241、 4242、 和 4243 中存储的熔丝数据， 半导体器件 4000 设置操作环境。 例如， 第一寄存器块 4241 中存储的熔丝被提供至电压产生电路 4300， 并且电压产生电路 4300 通 过使用熔丝数据产生电平被调整的电压信号。此外， 存储在第二寄存器块 4242 中的熔丝数 据被提供到列地址比较单元 4142， 并且存储在第三寄存器块 4243 中的熔丝数据被提供到 行地址比较单元 4141。
图 15 是示出根据该发明构思的另一个实施例的半导体器件 5000 的详细结构的方 框图。 参照图 15， 半导体器件 5000 包括用于存储数据的单元阵列 5100、 行和列译码器 5110 和 5120、 备用的行和列译码器 5131 和 5132、 以及行和列地址比较单元 5141 和 5142。半导 体器件 5000 能够包括熔丝阵列 5210、 读出放大单元 5220、 第一单元 5230 以及包括寄存器 块 5241、 5242、 和 5243 的第二寄存器单元、 并且还包括用于产生半导体器件 5000 中使用的 电压信号 ( 例如， 基准电压 ) 的电压产生单元 5300。并且， 半导体器件 5000 可以还包括至 少一个掩蔽电路 5310。
存储在熔丝阵列 5210 中的信息通过读出放大单元 5220 和第一寄存器单元 5230 被传送到第二寄存器单元 5241、 5242 和 5243。例如， 失败单元的行地址信息被通过第一寄 存器块 5241 和第二寄存器块 5242 传送到第三寄存器块 5243。第一寄存器块 5241 中存储 的熔丝数据被提供到电压产生电路 5300， 并且电压产生电路 5300 通过使用熔丝数据产生 电平被调整的电压信号。
尽管与电压调整有关的熔丝数据被传送到电压产生电路 5300， 但是因为存储在熔 丝阵列 5210 中的多个信息被顺序地通过串联连接的第二寄存器单元 5241、 5242 和 5243 的 寄存器传送， 所以具有其他的信息的熔丝数据能够被临时存储在第一寄存器块 5241 中。在 该情况下， 因为电压产生电路 5300 通过使用临时存储在第一寄存器块 5241 中的熔丝数据 进行调整来产生电压信号， 所以电压产生单元 5300 不必在移动熔丝数据同时连续地调整 电压信号。为了防止此问题， 在预定时段内， 掩蔽电路 5310 防止熔丝数据被提供到电路块。
尽管在图 15 中掩蔽电路 5310 被相应于第一寄存器块 5241( 或电压产生电路 5300) 布置， 但是本实施例不限于此。掩蔽电路 5310 可以相应于接收熔丝数据的各种电路块布置。例如， 掩蔽电路 5310 能够相应于传送熔丝数据传输路径中的各种类型的信息的寄 存器块布置。掩蔽电路 5310 接收掩蔽信号 MASK 和响应于掩蔽信号 MASK 控制熔丝数据的 传送。掩蔽电路 5310 可以包括多个逻辑器件。例如， 参照图 15， 掩蔽电路 5310 可以包括其 中第一输入端连接到掩蔽信号 MASK 的 NAND 门。
相应于第一寄存器块 5241 布置的掩蔽电路 5310 的操作解释于此。当熔丝阵列 5210 的其他的信息被传送时， 掩蔽信号 MASK 被维持在低状态。因此， 阻止了存储在第一寄 存器块 5241 中的熔丝数据被提供到电压产生电路 5300。 其次， 当读出用于调整存储在熔丝 阵列 5210 中的电压的信息时， 通过读出放大单元 5220 和第一寄存器单元 5230 传送相应的 熔丝数据到第二寄存器单元 5241 的第一寄存器块。当用于调整电压的熔丝数据被传送到 第一寄存器块 5241 时， 掩蔽信号 MASK 被转换为高电平， 并且因此熔丝数据被提供到电压产 生电路 5300。
图 16 是示出根据一个实施例的半导体器件 6000 中组件的布置的方框图。参照 图 16， 半导体器件 6000 包括单元阵列 6110。单元阵列 6110 包括例如第一至第四存储体 BANK1 至 BANK4 的多个存储体。第一至第四存储体 BANK1 至 BANK4 的每个包括额外用于替 换缺陷单元的块。并且， 半导体器件 6000 包括用于驱动第一至第四存储体 BANK1 至 BANK4 的各种电路块。例如， 半导体器件 6000 包含行和列译码器 6120 和 6130、 输入 / 输出控制单 元 6140、 和用于产生提供到单元阵列 6110 的电压信号的电压产生电路 6150。半导体器件 6000 能够包括用于驱动第一至第四存储体 BANK1 至 BANK4 的其他的外围电路， 例如焊盘层 6311、 命令 / 时钟信号缓存器 6312、 输入 / 输出驱动单元 6313、 行预解码器 6314、 模式寄存 器组 (MRS)6315、 用于产生在外围电路使用的电压信号的内部电源产生单元 6316、 和输入 缓冲器 6317。并且， 半导体器件 6000 包括熔丝阵列 6210、 第一寄存器单元 6220、 和包括寄 存器块 6231、 6232、 和 6233 的第二寄存器单元。
半导体器件 6000 包括其中布置单元阵列 6110 的单元区域、 和称为外围区域的、 其 中布置用于驱动单元阵列 6110 的外围电路的周围区域。
可以在单元区域中或邻近于单元区域布置熔丝， 用于设置半导体器件 6000 的操 作环境的信息可以被通过编程熔丝存储。在该情况下， 尽管随着单元阵列 6110 被更高度地 集成， 单元区域的面积被减少， 但是因为很难减少每个熔丝的大小， 所以由于熔丝在减少单 元区域的面积方面存在限制。然而， 根据本发明构思的上述实施例， 熔丝阵列 6210 和第一 寄存器单元 6220 能够被布置在半导体器件 6000 的外围区域， 并且存储在寄存器单元 6220 中的熔丝数据被传送到邻近单元区域的第二寄存器单元 6231、 6232、 和 6233。
熔丝阵列 6210 可以包括电熔丝、 反熔丝、 或激光熔丝。如果熔丝阵列 6210 包括激 光熔丝， 则因为用于编程的激光被照射到单元阵列 6110 并且单元阵列 6110 的特征恶化， 所 以考虑到该恶化布置激光熔丝。
尽管图 16 中熔丝数据传输路径包括邻近于第一和第二存储体 BANK1 和 BANK2 的 第一路径、 以及邻近于第三和第四存储体 BANK3 和 BANK4 的第二路径， 但是本实施例不限于 此并且可以进行不同的修改。
图 17A 至 17D 是示出根据一个实施例的包括存储控制器和存储器件的存储系统的 方框图。在图 17A 至 17D 中， 存储器件被用作根据本发明构思的上述实施例的任何半导体 器件， 并且存储器件是动态随机存取存储器 (DRAM) 或闪速存储器件。参照图 17A 的存储系统 7100A， 在存储控制器 7110A 和存储器件 ( 例如 DRAM) 之间 示出协议， 并且例如 /CS、 CKE、 /RAS、 /CAS、 或 /WE 之类的控制信号和地址信号 ADDR 被从存 储控制器 7110A 提供到存储器件 7120A。数据 DQ 被双向传送。存储器件 7120A 包括具有阵 列布置的反熔丝阵列 ( 未示出 )。 当电源提供给存储器件 7120A 时， 使用存储在如上所述的 反熔丝阵列中的信息设置操作环境。
参照图 17B 的存储系统 7100B， 分组化的控制和地址信号 C/A Packet 被从存储控 制器 7110B 提供到存储器件 7120B 并且数据 DQ 被双向传送。 参照图 17C 的存储系统 7100C， 分组化的控制和地址信号以及写数据 C/A/WD Packet 被从存储控制器 7110C 提供到存储 器件 7120C， 并且数据输出 Q 被单向地从存储器件 7120C 传送到存储控制器 7110C。参照图 17D 的存储系统 7100D， 控制信号 C/S 被从存储控制器 7110D 提供到存储器件 7120D， 例如， 快闪静态随机存取存储器 (SRAM)， 并且命令、 地址、 以及数据 C/A/DQ 被双向传送。 图 17B 至 17D 的存储器件 7120B、 7120C、 和 7120D 的每个包括熔丝阵列。当电力提供给存储器件时， 以类似于如上所述的方式设置操作环境。
图 18 是示出根据一个实施例的包括半导体器件的电子系统 7200 的方框图。参照 图 18， 电子系统 7200 包括输入装置 7210、 输出装置 7220、 处理器器件 7230、 和半导体存储 器件 7240。半导体存储器件 7240 可以包括存储器 7241， 并且还包括用于驱动存储器 7241 的存储控制器 ( 未示出 )。处理器器件 7230 通过相应的接口控制输入装置 7210、 输出装置 7220、 和半导体存储器件 7240。
存储器 7241 可以是参考上述的实施例的任何一个的半导体器件。在电子系统 7200 的操作期间， 在处理器器件 7230 的控制下电力提供给存储器 7241， 并且读出存储在存 储器 7241 内部的熔丝阵列中的信息以设置半导体存储器件 7240 的操作环境。
图 19 是示出根据一个实施例的包括半导体器件的存储卡 7300 的方框图。参照图 19， 存储卡 7300 包括接口单元 7310、 控制器 7320、 和半导体存储器件 7330。半导体存储器 件 7330 是图 14 中的非易失存储器件。
接口单元 7310 提供在存储卡 7300 和主机 ( 未示出 ) 之间的接口。接口单元 7310 包括与主机相应的数据交换协议以与该主机接口连接。接口单元 7310 可以被配置为通过 例如通用串行总线 (USB)、 多媒体卡 (MMC)、 快速外围元件互连 (PCI-E)、 串行附装的小型计 算机系统接口 (SAS)、 串行高级技术附件 (SATA)、 并行高级技术附件 (PATA)、 小型计算机系 统接口 (SCSI)、 增强小型磁盘接口 (ESDI) 和集成驱动器电子电路 (IDE) 之类的不同的接口 协议之一与主机进行通信。
控制器 7320 通过接口单元 7310 接收从外部提供的数据和地址。 控制器 7320 通过 参照从主机提供的数据和地址存取半导体存储器件 7330。控制器 7320 可以传送通过接口 7310 从半导体存储器件 7330 读出的数据到主机。控制器 7320 可以包括缓冲存储器 7321。
从主机提供的写数据或从半导体存储器件 7330 读出的数据被临时存储在缓冲存 储器 7321 中。当存在主机的读出请求时， 如果存在于半导体存储器件 7330 的数据被高速 缓存， 则缓冲存储器 7321 支持直接地提供高速缓存的数据到主机的高速缓存功能。一般， 使用主机的总线格式 ( 例如， SATA 或 SAS) 的数据传输速度比存储卡 7300 的存储通道的传 输速度高得多。 也就是说， 如果主机的接口速度很高， 则起因于速度差的性能降低可以通过 使用缓冲存储器 7321 而最小化。半导体存储器件 7330 作为存储卡 7300 的存储介质提供。例如， 半导体存储器件 7330 可以是阻性的存储器件。 替换地， 半导体存储器件 7330 可以是具有大存储容量的 NAND 闪速存储器。半导体存储器件 7330 可以包括多个存储器件。在该情况下， 半导体器件的每 个以通道为单位连接到控制器 7320。作为存储介质的半导体存储器件 7330 可以是相变随 机存取存储器 (PRAM)、 磁阻随机存取存储器 (MRAM)、 阻性随机存取存储器 (ReRAM)、 铁电随 机存取存储器 (FRAM)、 或 NOR 闪速存储器， 并且可以应用于包括不同种类的存储器件的存 储系统。并且， 根据本发明构思的实施例的处理熔丝数据的方法可以应用于存储卡 7300。 例如， 当半导体存储器装置 7330 包括熔丝阵列并且存储卡 7300 开始操作时， 可以通过读取 存储在熔丝阵列中的多个信息设置半导体存储器件 7330 的操作环境。
图 20 是示出根据一个实施例的存储卡 7400 的方框图。存储卡 7400 包括接口单 元 7410、 控制器 7420、 以及半导体存储器件 7430。就结构而言， 接口单元 7410 以及半导体 存储器件 7430 基本上与图 19 的那些相同， 因此不提供它的详细说明。
控制器 7420 包括包含地址转换表 7421_1 的缓冲存储器 7421。控制器 7420 通过 参照地址转换表 7421_1 将从接口单元 7410 提供的逻辑地址转换为物理地址。 控制器 7420 可以通过参照物理地址来存取半导体存储器件 7430。在图 19 和 20 中示出的存储卡 7300 以及 7400 可以安装在例如数字式摄象机、 便携式媒体播放机 (PMP)、 移动式电话、 或笔记本 式电脑之类的信息处理装置中。 存储卡 7300 和 7400 可以是多媒体卡 (MMC)、 安全数字 (SD) 卡、 微 SD 卡、 存储棒卡、 身份识别 (ID) 卡、 个人计算机存储器卡国际联合会 (PCMCIA) 卡、 芯 片卡、 USB 卡、 智能卡、 或紧凑快闪 (CF) 卡。
图 21 是示出根据该发明构思的一个实施例的包括存储器件或存储系统的计算系 统 7500 的方框图。计算系统 7500 包括经由系统总线 7560 电连接到 RAM7530、 用户接口 7540、 例如基带芯片组之类的调制解调器 7550、 和存储系统 7510 的微处理器 7520。
作为用于存储或输出数据的设备的存储系统 7510 或 RAM 7530， 在其中包括各种 逻辑电路。如果计算系统 7500 是移动设备， 则可以另外提供用于提供计算系统 7500 的工 作电压的电池 ( 未示出 )。尽管在图 21 中未示出， 但是对于本领域普通技术人员显然的是 还可以提供应用芯片组、 照相机图像处理器 (CIP)、 可移动 DRAM、 等等到计算系统 7500。存 储系统 7510 可以组成例如使用非易失存储器存储数据的固态驱动器 / 盘 (SSD)。替换地， 存储系统 7510 可以提供到熔断闪速存储器， 例如通过组合 SRAM 缓存器、 NAND 闪速存储器、 和 NOR 接口逻辑获得的存储器。
根据一个实施例的半导体器件可以应用于包括在计算系统 7500 中的一些组件。 当启动计算系统 7500 时， 本发明构思的上述实施例可用于设置存储系统 7510 或 RAM 7530 的操作环境。 存储系统 7510 和 RAM 7530 的每个包括熔丝阵列， 并且当存储系统 7510 或 RAM 7530 最初地被驱动时， 存储在熔丝阵列中的信息被读出并被用于设置操作环境。可以以使 用各种形式的封装来安装根据本发明构思的半导体器件和 / 或系统。 例如， 半导体器件和 / 或系统可以通过使用如下的封装 ( 而不限于此 ) 被安装 ： PoP(Package on Package， 层叠封 装 )、 球栅阵列 (Ball grid array， BGA)、 芯片尺寸封装 (Chip scale package， CSP)、 塑料带 引线芯片载体 (Plastic Leaded Chip Carrier， PLCC)、 塑料双列直插封装 (Plastic Dual In-Line Package， PDIP)、 晶片中管芯封装 (Die in Waffle Pack)、 晶片中管芯形式 (Die in Wafer Form)、 板上芯片 (Chip On Board， COB)、 陶瓷双列直插封装 (Ceramic Dual In-LinePackage， CERDIP)、 塑料四方扁平封装 (Metric Quad Flat Pack， MQFP)、 薄型四方扁平封装 (Thin Quad Flat pack， TQFP)、 小外型集成电路 (Small Outline IC， SOIC)、 收缩型小外 型封装 (Shrink Small Outline Package， SSOP)、 薄型小外型封装 (Thin Small Outline， TSOP)、 系统级封装 (System In Package， SIP)、 多芯片封装 (Multi Chip Package， MCP)、 晶片级制作封装 (Wafer-level Fabricated Package， WFP)、 晶片级堆叠封装 (Wafer-Level Processed Stack Package， WSP)， 等等。
虽然已经参考本发明构思的示范性的实施例示出并描述本发明构思， 将理解可以 不脱离下列权利要求的精神和范围进行不同的形式和细节的变化。