制造碳化硅衬底的方法和碳化硅衬底 技术领域 本发明涉及一种制造碳化硅衬底的方法和碳化硅衬底， 更特别地， 一种易于制造 具有大直径的碳化硅衬底的方法以及这种碳化硅衬底。
背景技术 近年来， 为了实现半导体装置的高击穿电压、 低损耗以及在高温环境下的使用， 开 始采用碳化硅 (SiC) 作为半导体装置用材料。与常规广泛地用作半导体装置用材料的硅相 比， 碳化硅是具有更大带隙的宽带隙半导体。因此， 通过采用碳化硅作为半导体装置用材 料， 所述半导体装置可具有高击穿电压、 减小的导通电阻等。 另外， 有利地， 与采用硅作为其 材料的半导体装置相比， 即使在高温环境下， 由此采用碳化硅作为其材料的半导体装置也 具有较少劣化的特性。
为了有效地制造这种半导体装置， 使用具有大直径的衬底是有效的。 因此， 已经对 由单晶碳化硅制成并且直径为 3 英寸或四英寸的碳化硅衬底以及制造这种碳化硅基底的 方法进行了各种研究。例如， 已经提出了使用升华法制造这种碳化硅衬底的方法 ( 例如， 参 见美国专利申请公开 2006/0073707( 专利文献 1)、 美国专利申请公开 2007/0209577( 专利 文献 2) 和美国专利申请公开 2006/0075958( 专利文献 3))。
引用列表
专利文献 ：
专利文献 1 ： 美国专利申请公开 2006/0073707
专利文献 2 ： 美国专利申请公开 2007/0209577
专利文献 3 ： 美国专利文献公开 2006/0075958
发明内容 技术问题
为了更有效地制造半导体装置， 要求提供具有大直径 (4 英寸以上 ) 的碳化硅衬 底。在此， 为了使用升华法制造具有大直径的碳化硅衬底， 需要在其宽区域中温度均匀。然 而， 因为在升华法中碳化硅的生长温度高， 具体地， 不小于 2000℃， 所以难以控制温度。因 此， 不易具有其中温度均匀的宽区域。另外， 也难以实现温度分布的充分再现性。另外， 在 使用升华法制造碳化硅衬底中， 难以确认碳化硅的晶体生长过程。 不利地， 甚至当在看上去 相同的条件下进行碳化硅的晶体生长时， 所得的衬底 ( 晶体 ) 也可能在品质上不同。因此， 不利地， 即使当使用相对易于获得大直径的升华法时， 也不易制造结晶性优异且具有大直 径 ( 例如， 4 英寸以上 ) 的碳化硅衬底。
考虑到这些， 本发明的目的是提供一种制造结晶性优异且具有大直径的碳化硅衬 底的方法， 以及这种碳化硅衬底。
解决问题的手段
根据本发明的制造碳化硅衬底的方法包括 ： 准备多个 SiC 衬底的步骤， 所述多个
SiC 衬底各自由单晶碳化硅制成 ； 形成基底层的步骤， 所述基底层由碳化硅制成并保持所 述多个 SiC 衬底， 其中当俯视观察时， 所述多个 SiC 衬底并排布置 ； 以及形成填充部的步骤， 所述填充部填充所述多个 SiC 衬底之间的间隙。
在本发明制造碳化硅衬底的方法中， 形成基底层以保持各自由单晶碳化硅制成且 当俯视观察时并排布置的多个 SiC 衬底。如上所述， 由单晶碳化硅制成的衬底难以保持其 高品质并具有大直径。为了解决这个问题， 将各自具有小直径且由碳化硅单晶获得的多个 高品质 SiC 衬底在俯视观察时并排布置并形成支持其的基底层， 由此获得结晶性优异并可 作为具有大直径的碳化硅衬底处理的碳化硅衬底。
另外， 通常通过研磨等使碳化硅衬底的表面光滑， 然后将其用于制造半导体装置。 然而， 当将多个 SiC 衬底在俯视观察时并排布置时， 难以使 SiC 衬底相互完全接触， 结果在 SiC 衬底之间形成间隙。当对这种碳化硅衬底的表面进行研磨时， 异物如研磨粒子进入间 隙。即使通过随后的清洗处理也可能不能完全除去所述异物。另外， 由此残留在 SiC 衬底 之间的间隙中的异物可能对使用碳化硅衬底的半导体装置的制造造成坏影响。 为了解决这 个问题， 在本发明制造碳化硅衬底的方法中， 在 SiC 衬底之间的间隙中形成填充部。因此， 可以防止由上述异物造成的不利影响。 如上所述， 根据本发明制造碳化硅衬底的方法， 可制造结晶性优异且具有大直径 的碳化硅衬底。 应注意， 为了提高使用上述碳化硅衬底制造半导体装置的工艺的效率， 优选 的是， 将多个 SiC 衬底的邻近 SiC 衬底相互接触地布置。更具体地， 例如， 优选将所述多个 SiC 衬底以俯视观察时的基体形式相互接触地布置。 另外， 填充部可由例如碳化硅或二氧化 硅制成。由碳化硅制成的填充部可使用例如 CVD( 化学气相沉积 ) 外延法、 升华法、 使用 Si 熔融液的液相外延等形成。使用 Si 熔融液的液相外延可通过例如如下实施 ： 使 SiC 衬底与 保留在碳坩埚中的 Si 熔融液进行接触以对 SiC 衬底之间的间隙提供源自熔融液的 Si 和源 自坩埚的碳。另一方面， 由二氧化硅形成的填充部可使用例如 CVD 法形成。
所述制造碳化硅衬底的方法在所述形成填充部的步骤后， 可还包括使多个 SiC 衬 底的与基底层相反的主面光滑的步骤。
因此， 当通过在由此具有光滑性的 SiC 衬底的每个主面上形成例如由碳化硅制成 的外延层而制造半导体装置时， 所述外延层可具有高结晶性。光滑化可以通过例如研磨处 理而实现。此时， 在本发明制造半导体衬底的方法中， 形成填充部以填充 SiC 衬底之间的间 隙， 由此抑制由异物如研磨粒子进入间隙而造成的问题。
所述制造碳化硅衬底的方法可还包括在多个 SiC 衬底的与基底层相反的主面上 形成由单晶碳化硅制成的外延生长层的步骤。
以这种方法， 可制造包含在碳化硅衬底上形成并在半导体装置中用作缓冲层或有 源层的外延生长层的半导体衬底。此时， 因为在俯视观察时并排布置多个高品质 SiC 衬底 之后形成基底层， 所以即使当基底层包含很多缺陷时， 所述基底层也不影响 SiC 衬底的品 质。这使得可以在 SiC 衬底上形成高品质的外延生长层。
在所述制造碳化硅衬底的方法中， 在所述准备多个 SiC 衬底的步骤中准备的 SiC 衬底的每个端面可与每个 SiC 衬底的与要在其上形成基底层的侧相反的主面垂直或不垂 直。更具体地， 例如， 在所述制造碳化硅衬底的方法中， 在所述准备多个 SiC 衬底的步骤中 准备的所述多个 SiC 衬底中的每一个 SiC 衬底可具有对应于其解理面的端面。
在每个端面对应于解理面的情况下， 在获得 SiC 衬底时可抑制每个 SiC 衬底的端 面附近的损坏。结果， 可保持 SiC 衬底的端面附近的结晶性。
在所述制造碳化硅衬底的方法中， 在所述准备多个 SiC 衬底的步骤中准备的所述 多个 SiC 衬底中的每一个 SiC 衬底可具有对应于 {0001} 面的端面。
在 {0001} 面为生长面的情况下， 可有效地制造高品质单晶碳化硅的锭。另外， 单 晶碳化硅可在 {0001} 面处发生解理。因此， 在每个端面对应于 {0001} 面的情况下， 可有效 地准备高品质的 SiC 衬底。
在所述制造碳化硅衬底的方法中， 在所述形成基底层的步骤中， 每个 SiC 衬底可 具有与基底层相反的主面， 并且相对于 {0001} 面具有不小于 50°且不大于 65°的偏离角。
通过在 <0001> 方向上生长六方晶系的单晶碳化硅， 可以有效地制造高品质的单 结晶。从在 <0001> 方向上生长的制造碳化硅单晶， 可有效地获得具有对应于 {0001} 面的 主面的碳化硅衬底。 同时， 通过使用具有相对于 {0001} 面取向的偏离角不小于 50°且不大 于 65°的主面的碳化硅衬底， 可制造具有高性能的半导体装置。
具体地， 例如， 用于制造 MOSFET 的碳化硅衬底通常具有相对于 {0001} 面取向具有 约 8°偏离角的主面。在该主面上形成外延生长层， 并在该外延生长层上形成氧化膜、 电极 等， 由此获得 MOSFET。在该 MOSFET 中， 在包括外延生长层和氧化膜之间的界面的区域中形 成通道区。然而， 在具有这种结构的 MOSFET 中， 因为衬底的主面相对于 {0001} 面具有约 8°以下的偏离角， 所以在外延生长层和氧化膜之间的界面周围， 即其中形成通道区的位置 形成大量界面状态。这阻碍了载流子的迁移， 由此降低了通道迁移率。
为了解决这个问题， 在所述形成基底层的步骤中， 通过将 SiC 衬底的与基底层相 反的主面设置成相对于 {0001} 面具有不小于 50°且不大于 65°的偏离角， 待制造的碳化 硅衬底可具有相对于 {0001} 面具有不小于 50°且不大于 65°的偏离角的主面。这减少了 界面状态的形成。因此， 可制造导通电阻减小的 MOSFET。
在制造碳化硅衬底的方法中， 在形成基底层的步骤中， 每个 SiC 衬底的与基底层 相反的主面的偏离取向相对于 <1-100> 方向可形成 5°以下的角。
<1-100> 方向是碳化硅衬底中的代表性偏离取向。将由衬底的制造过程中切片加 工的变化而导致的偏离取向的变化调整至 5°以下， 这使得可以在碳化硅衬底上容易地形 成外延生长层。
在上述制造碳化硅衬底的方法中， 在所述形成基底层的步骤中， 所述 SiC 衬底的 与基底层相反的主面在 <1-100> 方向上相对于 {03-38} 面可具有不小于 -3°且不大于 5° 的偏离角。
因此， 在使用碳化硅衬底制造 MOSTET 的情况下可进一步提高通道迁移率。在此， 相对于 {03-38} 面取向将偏离角设定为不小于 -3°且不大于 +5°基于如下事实， 作为调查 通道迁移率和偏离角之间的关系的结果， 在该设定范围内获得特别高的通道迁移率。
另外， “在 <1-100> 方向上相对于 {03-38} 面的偏离角” 是指上述主面的法线对由 <1-100> 方向和 <0001> 方向限定的平面的正投影与 {03-38} 面的法线所形成的角。 正号对 应于其中所述正投影与 <1-100> 方向平行地接近的情况， 而负号对应于其中所述正投影与 <0001> 方向平行地接近的情况。
应注意， 所述主面优选具有基本上 {03-38} 的面取向， 且所述主面更优选具有{03-38} 的面取向。在此， 表述 “主面具有基本上 {03-38} 的面取向” 旨在包括考虑到衬底 的加工精度， 以使得可将面取向基本上看作 {03-38} 的偏离角范围包括衬底主面的面取向 的情况。在这种情况下， 偏离角的范围为例如相对于 {03-38} 在 ±2°偏离角的范围。因 此， 可进一步提高上述通道迁移率。
在所述制造碳化硅衬底的方法中， 在所述形成基底层的步骤中， 所述 SiC 衬底的 与所述基底层相反的主面的偏离取向相对于 <11-20> 方向形成不大于 5°的角。
所述 <11-20> 方向与 <1-100> 方向一样， 为碳化硅衬底中的代表性偏离取向。将 由衬底的制造过程中的切片加工的变化而导致的偏离取向的变化调整为 ±5°， 这使得可 以在碳化硅衬底上容易地形成外延生长层。
在所述制造碳化硅衬底的方法中， 在所述准备多个 SiC 衬底的步骤中准备的所述 SiC 衬底中的每个 SiC 衬底可具有不大于 1cm-2 的微管密度。
另外， 在所述制造碳化硅衬底的方法中， 在所述准备多个 SiC 衬底的步骤中准备 的所述 SiC 衬底中的每个 SiC 衬底可具有不大于 1×104cm-2 的位错密度。
另外， 在所述制造碳化硅衬底的方法中， 在所述准备多个 SiC 衬底的步骤中准备 的所述 SiC 衬底中的每个 SiC 衬底可具有不大于 0.1cm-1 的叠层缺陷密度。 通过使用由此准备的高品质 SiC 衬底来制造碳化硅衬底， 可以在使用碳化硅衬底 制造半导体装置中提高产率。
在所述制造碳化硅衬底的方法中， 在所述准备多个 SiC 衬底的步骤中准备的所述 SiC 衬底中的每个 SiC 衬底可具有大于 5×1018cm-3 且小于 2×1019cm-3 的杂质浓度。
当 SiC 衬底中的每个 SiC 衬底的杂质浓度等于或小于 5×1018cm-3 时， SiC 衬底的 19 -3 电阻率变得太大。 另一方面， 当其杂质浓度超过 2×10 cm 时， 难以抑制 SiC 衬底中的叠层 18 -3 缺陷。由于将 SiC 衬底的杂质浓度设定为大于 5×10 cm 且小于 2×1019cm-3， 所以在抑制 SiC 衬底的叠层缺陷的同时可以减小电阻率。
在所述制造碳化硅衬底的方法中， 在所述形成基底层的步骤中， 可形成具有大于 18 -3 5×10 cm 杂质浓度的基底层。
因此， 可减小基底层的电阻率， 由此制造适合用于制造垂直型半导体装置 ( 电流 在衬底的厚度方向上流动的半导体装置 ) 的碳化硅衬底。在此， 如上所述， 即使在基底层包 含很多缺陷的情况下， 也不影响 SiC 衬底的品质。因此， 为了进一步减小基底层的电阻率， 在所述形成基底层的步骤中， 可形成杂质浓度超过 2×1019cm-3 的基底层。
在所述制造碳化硅衬底的方法中， 在所述形成填充部的步骤中形成的所述填充部 18 -3 可具有大于 5×10 cm 的杂质浓度。
以这种方式， 减小了填充部的电阻率， 由此防止由于形成填充部而增加碳化硅衬 底的电阻率。另外， 因为在形成支持 SiC 衬底的基底层之后形成填充部， 所以即使当填充部 包含很多缺陷时， 填充部也不影响 SiC 衬底的品质。因此， 为了进一步减小填充部的电阻 率， 在所述形成填充部的步骤中， 可形成杂质浓度超过 2×1019cm-3 的填充部。
在此， 本申请中的术语 “杂质” 指示为了在构成碳化硅衬底的碳化硅中产生多数载 流子而引入的杂质。在多数载流子为例如电子， 即所述杂质为 n 型杂质的情况下， 由此可用 的杂质为氮、 磷等。 当以与氮相同的浓度引入时， 磷能进一步减小碳化硅的电阻率。 因此， 通 过采用磷作为杂质， 在使用碳化硅衬底制造半导体装置时可减小半导体装置的导通电阻。
所述制造碳化硅衬底的方法可还包括 ： 在所述形成基底层的步骤前， 通过对所述 SiC 衬底实施质子辐照而形成易剥离区的步骤， 该步骤使得氢离子注入到沿着所述 SiC 衬 底中的每个 SiC 衬底的主面延伸的区域中， 其中在所述主面上将要形成所述基底层 ； 以及 在所述形成填充部的步骤后， 在所述易剥离区处使所述 SiC 衬底从所述基底层剥离的步 骤。
通过采用这种方法， 可容易地制造不含上述基底层的碳化硅衬底。
在所述制造碳化硅衬底的方法中， 在所述形成基底层的步骤前， 不对所述 SiC 衬 底中的每个 SiC 衬底的主面进行研磨， 其中在所述主面上将要形成所述基底层。
因此， 可降低碳化硅衬底的制造成本。在此， 在形成基底层的步骤中， 可以不研磨 在其上将要形成基底层的 SiC 衬底的主面。然而， 为了除去通过在制造衬底时进行切片而 形成的表面附近的损坏层， 优选在进行通过例如蚀刻除去损坏层的步骤之后进行所述形成 基底层的步骤。
根据本发明的碳化硅衬底包含 ： 多个 SiC 层， 其各自由单晶碳化硅制成且当俯视 观察时并排布置 ； 和填充部， 所述填充部填充所述多个 SiC 层之间的间隙。
在本发明的碳化硅衬底中， 当俯视观察时， 各自由单晶碳化硅制成的多个 SiC 层 并排布置。 以这种方式， 可以获得如下碳化硅衬底， 其有效地利用各自具有小直径并由碳化 硅单晶获得的高品质 SiC 衬底， 并且具有优异结晶性且可作为具有大直径的碳化硅衬底处 理。另外， 在本发明的碳化硅衬底中， 形成填充部以填充 SiC 层之间的间隙。以这种方式， 当研磨碳化硅衬底的表面时， 抑制了异物如研磨粒子进入到 SiC 层之间的间隙中。 如上所述， 根据本发明的碳化硅衬底， 可获得结晶性优异且具有大直径的碳化硅 衬底。应注意， 为了提高使用上述碳化硅衬底制造半导体装置的工艺的效率， 优选的是， 将 多个 SiC 层中的邻近 SiC 层相互接触地布置。 更具体地， 例如优选以基体的形式将多个 SiC 层相互接触地布置。另外， 填充部可由碳化硅或二氧化硅制成。
在碳化硅衬底中， 每个 SiC 层的杂质浓度可为大于 5×1018cm-3 且小于 2×1019cm-3。
当 SiC 层中的每一个 SiC 层的杂质浓度等于或小于 5×1018cm-3 时， SiC 层的电阻 19 -3 率变得太大。另一方面， 当杂质浓度超过于 2×10 cm 时， 难以抑制 SiC 层中的叠层缺陷。 18 -3 由于将 SiC 层的杂质浓度设定为大于 5×10 cm 且小于 2×1019cm-3， 所以可在抑制 SiC 层 的叠层缺陷的同时减小电阻率。
在所述碳化硅衬底中， 填充部可具有大于 5×1018cm-3 的杂质浓度。
以这种方式， 减小来看填充部的电阻率， 由此防止了由于形成填充部而增加碳化 硅衬底的电阻率。另外， 因为可在将 SiC 衬底 (SiC 层 ) 在俯视观察时并排布置之后形成填 充部， 所以即使当填充部具有很多缺陷时， SiC 层中的每一个 SiC 层的品质也可以避免受到 影响。因此， 为了进一步减小填充部的电阻率， 填充部可具有超过 2×1019cm-3 的杂质浓度。
所述碳化硅衬底可还包含基底层， 所述基底层由碳化硅制成并保持所述多个 SiC 层， 其中当俯视观察时所述多个 SiC 层并排布置。因此， 当俯视观察时并排布置的所述多个 SiC 层可相互牢固地连接。
在所述碳化硅衬底中， 所述基底层可具有大于 5×1018cm-3 的杂质浓度。
因此， 可减小基底层的电阻率， 从而获得适合用于制造垂直型半导体装置的碳化 硅衬底。另外， 因为可在将 SiC 衬底 (SiC 层 ) 在俯视观察时并排布置之后形成基底层， 所
以即使当基底层具有很多缺陷时， SiC 层中的每一个 SiC 层的品质也可以避免受到影响。 因 19 -3 此， 为了进一步减小基底层的电阻率， 基底层可具有超过 2×10 cm 的杂质浓度。
在所述碳化硅衬底中， 所述 SiC 层中的每一个 SiC 层的与所述基底层相反的主面 可以是经研磨的。这使得可在 SiC 层的与基底层相反的主面上形成高品质的外延生长层。 结果， 可制造例如包含高品质的外延生长层作为有源层的半导体装置。 即， 通过使用这种结 构， 可获得使得可制造包含在 SiC 层上形成的外延层的高品质半导体装置的碳化硅衬底。
所述碳化硅衬底可还包含外延生长层， 所述外延生长层由单晶碳化硅制成并形成 于多个 SiC 层的主面上。
以这种方式， 可设置包含外延生长层的半导体衬底， 所述外延生长层形成于碳化 硅衬底并且可用作例如半导体装置中的缓冲层或有源层。 此时， 可将由高品质锭获得的 SiC 层用于每一个 SiC 层。因此， 可在 SiC 衬底上形成高品质的外延生长层。
多个 SiC 层的端面中的每一个端面可与 SiC 层的主面中的每一个主面垂直或不垂 直。更具体地， 例如， 在所述碳化硅衬底中， 多个 SiC 层中的每个 SiC 层可具有对应于其解 离面的端面。
由于端面中的每一个端面对应于解离面， 所以可在获得 SiC 层时抑制 SiC 层端面 附近的损坏。结果， 保持了 SiC 层的端面附近的结晶性。
在所述碳化硅衬底中， 多个 SiC 层中的每一个 SiC 层可具有对应于 {0001} 面的端面。 由于 {0001} 面为生长面， 所以可有效地制造高品质单晶碳化硅的锭。另外， 可在 {0001} 面处解离所述单晶碳化硅。因此， 由于端面中的每一个端面对应于 {0001} 面， 所以 可有效地获得高品质的 SiC 层。
在所述碳化硅衬底中， SiC 层中的每一个 SiC 层的主面相对于 {0001} 面具有不小 于 50°且不大于 65°的偏离角。
照这样， 在本发明的碳化硅衬底中， 将 SiC 层的主面中的每一个主面调节至相对 于 {0001} 面具有不小于 50°且不大于 65°的偏离角， 由此减少了在外延生长层和氧化膜 之间的界面周围， 即在例如使用碳化硅衬底形成 MOSFET 时形成通道区的位置的界面状态 的形成。因此， 可制造导通电阻减小的 MOSFET。
在所述碳化硅衬底中， SiC 层中的每个 SiC 层的主面的偏离取向相对于 <1-100> 方 向具有形成 5°以下的角。
<1-100> 方向是碳化硅衬底中的代表性偏离取向。将由衬底的制造过程中切片加 工的变化导致的偏离取向的变化调整至 5°以下， 这使得可在碳化硅衬底上容易地形成外 延生长层。
在所述碳化硅衬底中， SiC 层中的每个 SiC 层的主面在 <1-100> 方向上相对于 {03-38} 面具有不小于 -3°且不大于 5°的偏离角。
因此， 在使用碳化硅衬底制造 MOSTET 的情况下可进一步提高通道迁移率。在此， “在 <1-100> 方向上相对于 {03-38} 面的偏离角” 是指上述主面的法线对由 <1-100> 方向和 <0001> 方向限定的平面的正投影与 {03-38} 面的法线所形成的角。 正号对应于其中所述正 投影与 <1-100> 方向平行地接近的情况， 而负号对应于其中所述正投影与 <0001> 方向平行 地接近的情况。
另 外， 所 述 主 面 优 选 具 有 基 本 上 {03-38} 的 面 取 向， 且所述主面更优选具有 {03-38} 的面取向。在此， 表述 “主面具有基本上 {03-38} 的面取向” 旨在包括考虑到衬底 的加工精度， 以使得可将面取向基本上看作 {03-38} 的偏离角范围包括衬底主面的面取向 的情况。在这种情况下， 偏离角的范围为例如相对于 {03-38} 在 ±2°偏离角的范围内。因 此， 可进一步提高上述通道迁移率。
在所述碳化硅衬底中， SiC 层的主面的偏离取向相对于 <11-20> 方向可形成 5°以 下的角。
<11-20> 方向与 <1-100> 方向一样， 为碳化硅衬底中的代表性偏离取向。 将由衬底 制造的过程中切片加工的变化而导致的偏离取向的变化调整至 ±5°， 这使得可以在碳化 硅衬底 1 上容易地形成外延生长层。
在所述碳化硅衬底中， SiC 层可具有 1cm-2 以下的微管密度。另外， 在所述碳化硅 4 -2 衬底中， SiC 层可具有 1×10 cm 以下的位错密度。另外， 在所述碳化硅衬底中， SiC 层可具 -1 有 0.1cm 以下的叠层缺陷密度。
通过使用这种高品质的碳化硅层， 可在使用碳化硅衬底制造半导体装置中提高产 率。
发明效果
从以上说明中可明显看出， 根据本发明的制造碳化硅衬底的方法以及碳化硅衬 底， 可提供制造结晶性优异并具有大直径的碳化硅衬底的方法以及这种碳化硅衬底。 附图说明
图 1 是示出碳化硅衬底的结构的示意性横截面图。
图 2 是示出碳化硅衬底的结构的示意性平面图。
图 3 是示出其上形成有外延生长层的碳化硅衬底的结构的示意性横截面图。
图 4 是示意性示出制造碳化硅衬底的方法的流程图。
图 5 是说明制造碳化硅衬底的方法的示意性横截面图。
图 6 是说明制造碳化硅衬底的方法的示意性横截面图。
图 7 是示出第二实施方式中的碳化硅衬底的结构的示意性横截面图。
图 8 是示意性示出制造第三实施方式中的碳化硅衬底的方法的流程图。
图 9 是说明制造碳化硅衬底的方法的示意性横截面图。
图 10 是说明制造碳化硅衬底的方法的示意性横截面图。
图 11 是说明制造碳化硅衬底的方法的示意性横截面图。
图 12 是示出第四实施方式中的碳化硅衬底的结构的示意性横截面图。
图 13 是示意性示出制造第四实施方式中的碳化硅衬底的方法的流程图。
图 14 是说明制造碳化硅衬底的方法的示意性横截面图。
图 15 是示出第五实施方式中的碳化硅衬底的结构的示意性横截面图。
图 16 是示意性示出制造第五实施方式中的碳化硅衬底的方法的流程图。
图 17 是说明制造碳化硅衬底的方法的示意性横截面图。
图 18 示出第六实施方式中的碳化硅衬底的结构的示意性横截面图。
图 19 是示意性示出制造第六实施方式中的碳化硅衬底的方法的流程图。图 20 是说明制造碳化硅衬底的方法的示意性横截面图。 图 21 是说明制造碳化硅衬底的方法的示意性横截面图。 图 22 是说明制造碳化硅衬底的方法的示意性横截面图。 图 23 是示出垂直型 MOSFET 的结构的示意性横截面图。 图 24 是示意性示出制造垂直型 MOSFET 的方法的流程图。 图 25 是说明制造垂直型 MOSFET 的方法的示意性横截面图。 图 26 是说明制造垂直型 MOSFET 的方法的示意性横截面图。 图 27 是说明制造垂直型 MOSFET 的方法的示意性横截面图。 图 28 是说明制造垂直型 MOSFET 的方法的示意性横截面图。具体实施方式
下面参考附图说明本发明的实施方式。 应注意， 在下述附图中， 对相同或相当的部 分给予相同的标号， 并且不重复描述。
( 第一实施方式 )
首先， 将参考图 1 和图 2 对一个实施方式， 即本发明的第一实施方式进行说明。图 1 对应于沿图 2 中的 I-I 线所取的横截面图。 参考图 1， 本实施方式中的碳化硅衬底 1 包含 ： 多个 SiC 层 20， 其各自由单晶碳化硅制成且当俯视观察时并排布置 ； 填充部 60， 所述填充部 60 填充所述多个 SiC 层 20 之间的间隙 ； 和基底层 10， 其由碳化硅制成并且保持当俯视观察 时并排布置的所述多个 SiC 层 20。即， 基底层 10 具有主面 10A， 其中在所述主面 10A 上， 当 俯视观察时所述多个 SiC 层 20 并排布置。在所述多个 SiC 层 20 之间的间隙中形成填充部 60， 由此填充间隙。填充部 60 中的每一个填充部可由例如碳化硅或二氧化硅制成。 在本实施方式的碳化硅衬底 1 中， 当俯视观察时各自由单晶碳化硅制成的多个 SiC 层 20 并排布置。照这样， 碳化硅衬底 1 有效地利用了各自由具有小直径且易于实现高 品质的碳化硅单晶获得的 SiC 衬底， 由此可以将碳化硅衬底 1 作为结晶性优异且具有大直 径的碳化硅衬底来处理。另外， 因为形成填充部 60 以填充在碳化硅衬底 1 中的 SiC 层 20 之间的间隙， 所以即使当研磨其表面时， 也可以抑制异物如研磨粒子进入到 SiC 层 20 之间 的每个间隙。由此， 碳化硅衬底 1 的结晶性优异并且具有大直径。
另外， 参考图 1 和图 2， 在碳化硅衬底 1 中， 配置多个 SiC 层 20 中的邻近 SiC 层而 使得其端面 20B 相互接触。更具体地， 例如， 以基体的形式相互接触地布置多个 SiC 层 20。 因此， 碳化硅衬底 1 易于具有大直径。另外， 利用具有这种大直径的碳化硅衬底 1 使得半导 体装置的制造过程高效化。另外， 在碳化硅衬底 1 中， SiC 层 20 的端面 20B 中的每一个端 面与其主面 20A 垂直。这使得可容易地以基体的形式布置 SiC 层 20。应注意， 邻近的 SiC 层 20 之间的间隔优选为 100μm 以下， 更优选 10μm 以下。
另外， 当如图 3 中所示， 在每个 SiC 层 20 的与基底层 10 相反的主面 20A 上形成由 单晶碳化硅制成的外延生长层 30 时， 在基底层 10 中不产生叠层缺陷并由此在外延生长层 30 中也不产生叠层缺陷。 因此， 例如， 即使当为了实现减小的电阻率， 使基底层 10 的杂质浓 度高时， 在外延生长层 30 中的叠层缺陷密度也变低。
在此， 在碳化硅衬底 1 中， 包含在基底层 10 中的杂质可与包含在 SiC 层 20 的每一 个 SiC 层中的杂质不同。因此， 可获得根据使用目的具有适当的杂质的碳化硅衬底。另外，
包含在基底层 10 的每一个基底层中的杂质可以为氮或磷。包含在 SiC 层 20 中的每一个 SiC 层的杂质可以为氮或磷。 特别地， 在其杂质浓度相同的情况下， 通过采用磷作为杂质， 与 采用氮作为杂质的情况中的电阻率相比， 碳化硅衬底的电阻率可以更小。
在此， 在上述碳化硅衬底 1 中， SiC 衬底 20 的每一个 SiC 衬底的主面 20A 相对于 {0001} 面可具有不小于 50° 且不大于 65° 的偏离角。通过使用这种碳化硅衬底 1 制造 MOSFET， 可在通道区中减少界面状态的形成， 由此获得导通电阻减小的 MOSFET。同时， 为了 容易制造， SiC 层 20 的主面 20A 可对应于 {0001} 面。
另外， SiC 层 20 的主面 20A 的偏离取向相对于 <1-100> 方向可形成 5°以下的角。 <1-100> 方向是碳化硅衬底中的代表性偏离取向。将由衬底的制造过程中切片加工的变化 而导致的偏离取向的变化调整至 5°以下， 这使得可以在碳化硅衬底 1 上容易地形成外延 生长层。
另外， 在碳化硅衬底 1 中， SiC 层 20 的主面 20A 在 <1-100> 方向上相对于 {03-38} 面优选具有不小于 -3°且不大于 5°的偏离角。因此， 在使用碳化硅衬底 1 制造 MOSFET 的 情况下可进一步提高通道迁移率。
同时， 在碳化硅衬底 1 中， SiC 层 20 的主面 20A 的偏离取向相对于 <11-20> 方向 可形成 5°以下的角。 <11-20> 也是碳化硅衬底中的代表性偏离取向。将由衬底的制造过程中切片加工 的变化而导致的偏离取向的变化调整至 ±5°， 这使得可以在碳化硅衬底 1 上容易地形成 外延生长层。
另外， SiC 层 20 的每一个 SiC 层期望地具有大于 5×1018cm-3 且小于 2×1019cm-3 的 杂质浓度。以这种方式， 在抑制 SiC 层 20 中的叠层缺陷的同时， 可减小电阻率。 18 -3
另外， 每个填充部 60 具有大于 5×10 cm 的杂质浓度。这实现了填充部 60 的减 小的电阻率， 由此防止了通过形成填充部 60 而增加碳化硅衬底 1 的电阻率。
另外， 基底层 10 期望地具有大于 5×1018cm-3 的杂质浓度。因此， 可减小基底层 10 的电阻率， 并且碳化硅衬底 1 可因此为适用于制造垂直型半导体装置的碳化硅衬底。
另外， SiC 层 20 优选具有不大于 1cm-2 的微管密度。另外， 碳化硅层 20 优选具有 4 -2 -1 不大于 1×10 cm 的位错密度。另外， SiC 层优选具有不大于 0.1cm 的叠层缺陷密度。通 过使用这种高品质碳化硅层 20， 可在使用碳化硅衬底 1 制造半导体装置中提高产率。
另外， 在本实施方式的碳化硅衬底 1 中， 优选将 SiC 层 20 的与基底层 10 相反的主 面 20A 研磨。这使得可以在主面 20A 上形成高品质的外延生长层。结果， 可制造例如包含 高品质外延生长层作为有源层的半导体装置。 即， 通过使用这种结构， 可获得碳化硅衬底 1， 其使得可制造包含在 SiC 层 20 上形成的外延生长层的高品质半导体装置。
以下说明制造上述碳化硅衬底 1 的例示性方法。参考图 4， 在制造本实施方式的 碳化硅衬底的方法中， 首先实施衬底准备步骤以作为步骤 (S10)。在该步骤 (S10) 中， 参考 图 5， 准备例如由单晶碳化硅形成的基础衬底 10 和各自由单晶碳化硅形成的多个 SiC 衬底 20。SiC 衬底 20 的每一个 SiC 衬底具有主面， 其将为可通过这种制造方法获得的 SiC 层 20 的主面 20A( 参见图 1)。因此， 此时， 根据主面 20A 的期望面取向选择 SiC 衬底 20 的主面的 面取向。在此， 例如， 准备具有对应于 {03-38} 面的主面的 SiC 衬底 20。同时， 作为基础衬 19 -3 底 10， 采用具有大于例如 2×10 cm 的杂质浓度的衬底。作为 SiC 衬底 20 中的每一个 SiC
衬底， 例如， 采用具有大于 5×1018cm-3 且小于 2×1019cm-3 的杂质浓度的衬底。
然后， 作为步骤 (S20)， 实施使衬底光滑的步骤。在该步骤 (S20) 中， 参考图 5， 通 过例如研磨使基础衬底 10 和每个 SiC 衬底 20 的主面 ( 连接面 ) 光滑。在下述步骤 (S30) 中使基础衬底 10 和 SiC 衬底 20 的主面相互接触。应注意， 该步骤 (S20) 不是必须的步骤， 但如果实施， 则在相互面对的基础衬底 10 和 SiC 衬底 20 之间提供具有均匀尺寸的间隙。 因 此， 在下述步骤 (S40) 中， 在连接面处的反应 ( 连接 ) 中提高了均匀性。这使得基础衬底 10 和 SiC 衬底 20 可相互更牢固地连接。
同时， 可省略步骤 (S20)， 即， 可在不研磨相互面对的基础衬底 10 和 SiC 衬底 20 的 主面的情况下实施步骤 (S30)。这降低了碳化硅衬底 1 的制造成本。另外， 为了除去在制造 基础衬底 10 和 SiC 衬底 20 时通过切片而形成的表面附近的损坏层， 可通过例如蚀刻实施 除去损坏层的步骤以代替步骤 (S20) 或者可以在步骤 (S20) 之后通过例如蚀刻实施除去损 坏层的步骤， 然后可实施下述步骤 (S30)。
然后， 作为步骤 (S30)， 实施堆叠步骤。在该步骤 (S30) 中， 参考图 5， 将 SiC 衬底 20 置于基础衬底 10 的主面 10A 上并与其接触， 由此制造叠层衬底。在这样做时， 以当俯视 观察时， 在其端面 20B 处相互接触的基体形式布置邻近的 SiC 层。 然后， 作为步骤 (S40)， 实施连接步骤。在步骤 (S40) 中， 通过加热叠层衬底， 将基 础衬底 10 和 SiC 衬底 20 中的每一个 SiC 衬底相互连接并且将邻近的 SiC 衬底 20 相互连 接。
然后， 作为步骤 (S50)， 实施间隙填充步骤。 在该步骤 (S50) 中， 形成填充部以填充 与基础衬底 10 连接的多个 SiC 衬底 20 之间的间隙中的每一个间隙。具体地， 参考图 6， 例 如， 使用 CVD 外延法来生长碳化硅， 由此形成填充 SiC 衬底 20 之间的每个间隙的填充部 60。 应注意， 形成填充部 60 的方法不限于 CVD 外延法， 并且例如可使用升华法或液相外延。液 相外延可通过例如如下实施 ： 使 SiC 衬底 20 与保留在碳坩埚中的 Si 熔融液接触以向其提 供源自熔融液的 Si 和源自坩埚的碳。另外， 填充部 60 不必由碳化硅制成， 并且可由例如二 氧化硅制成。由二氧化硅制成的填充部 60 可通过例如 CVD 法形成。另外， 可使用由硅 (Si) 制成或由树脂制成的填充部 60。由 Si 制成的填充部 60 可通过例如向 SiC 衬底 20 之间的 每个间隙中引入熔融的 Si 而形成。由树脂制成的填充部 60 可通过例如将熔融的树脂倒入 SiC 衬底 20 之间的每个间隙中并然后实施适当的硬化处理以将树脂硬化而形成。 可用的树 脂实例包括丙烯酸树脂、 聚氨酯树脂、 聚丙烯、 聚苯乙烯、 聚氯乙烯、 抗蚀剂、 含 SiC 的树脂 等。
然后， 作为步骤 (S60)， 实施表面光滑化步骤。在该步骤 (S60) 中， 通过例如研磨 使每个 SiC 衬底 20 的主面 20A 光滑。这使得可以在 SiC 衬底 20 的主面 20A 上形成高品质 的外延层。应注意， 通过研磨除去在 SiC 衬底 20 的主面 20A 上形成的填充部 60。另外， 由 此形成的填充部 60 防止了异物如研磨粒子进入到 SiC 层 20 之间的间隙。利用上述处理， 完成了包含相互连接的 SiC 衬底 20 作为 SiC 层 20 的本实施方式的碳化硅衬底 1( 参见图 1)。
另外， 作为步骤 (S70)， 可实施外延生长步骤。在该步骤 (S70) 中， 参考图 1 和图 3， 在 SiC 层 20 上形成外延生长层 30。以这种方式， 完成了碳化硅衬底 2， 其包含可用作半 导体装置中的缓冲层或有源层的外延生长层 30。
在此， 在步骤 (S30) 中制造的叠层衬底中， 在基础衬底 10 和每个 SiC 衬底 20 之间 形成的间隙优选为 100μm 以下。即使当基础衬底 10 和 SiC 衬底 20 的每一个都具有高表 面光滑性时， 也存在稍微的翘曲、 起伏等。因此， 在叠层衬底中， 在基础衬底 10 和每个 SiC 衬底 20 之间形成间隙。如果该间隙大于 100μm， 则基础衬底 10 和每个 SiC 衬底 20 之间的 连接状态可能变得不均匀。通过将基础衬底 10 和每个 SiC 衬底 20 之间的间隙设置为不大 于 100μm， 基础衬底 10 和 SiC 衬底 20 可更牢固地相互均匀连接。
另外， 在步骤 (S40) 中， 优选将上述叠层衬底加热至等于或大于碳化硅升华温度 的温度范围。这使得基础衬底 10 和 SiC 衬底 20 可更牢固地相互连接。通过将叠层衬底中 基础衬底 10 和每个 SiC 衬底 20 之间的间隙设置为不大于 100μm， 可通过升华 SiC 而实现 其间的均匀连接。
另 外， 步 骤 (S40) 中 的 叠 层 衬 底 的 加 热 温 度 优 选 为 不 小 于 1800 ℃ 且 不 大 于 2500℃。如果加热温度低于 1800℃， 则连接基础衬底 10 和 SiC 衬底 20 需要很长时间， 这导 致碳化硅衬底 1 的制造效率下降。另一方面， 如果加热温度超过 2500℃， 则基础衬底 10 和 SiC 衬底 20 的表面变得粗糙， 这可能导致在要制造的碳化硅衬底 1 中产生多种晶体缺陷。 为了提高制造效率并同时抑制在碳化硅衬底 1 中产生缺陷， 优选将步骤 (S40) 中叠层衬底 的加热温度设置为不小于 1900℃且不大于 2100℃。另外， 当将上述步骤 (S40) 中加热期间 -5 6 的气氛压力设为 10 Pa 以上且 10 Pa 以下时， 可使用简单的装置实现上述连接。另外， 在该 -1 4 步骤 (S40) 中， 可在大于 10 Pa 且小于 10 Pa 的压力下加热所述叠层衬底。 这可以使用简单 的装置完成上述连接， 并提供用于以相对短的时间完成连接的气氛， 由此实现碳化硅衬底 1 的制造成本的下降。另外， 在步骤 (S40) 中加热时的气氛可以为惰性气体气氛。在所述气 氛为惰性气体气氛的情况下， 惰性气体气氛优选包含选自氩、 氦和氮的至少一种。另外， 在 该步骤 (S40) 中， 可在通过减小大气的压力而获得的气氛中对叠层衬底进行加热。这降低 了碳化硅衬底 1 的制造成本。
另外， 在上述实施方式中已经说明 ： 在步骤 (S10) 中， 存在准备的 SiC 衬底 20， 其 各自具有对应于 {03-38} 面的主面 20A ； 并且在步骤 (S20) 和 (S30) 中， 每个 SiC 衬底 20 的 与基础衬底 10 相反的主面 20A 对应于 {03-38} 面。然而， 代替其， 主面 20A 的偏离取向可 对应于例如 <11-20> 方向。
另外， 在步骤 (S10) 中准备的 SiC 衬底 20 中的每一个 SiC 衬底优选具有不大于 -2 1cm 的微管密度。另外， 在步骤 (S10) 中准备的 SiC 衬底 20 中的每一个 SiC 衬底优选具 4 -2 有不大于 1×10 cm 的位错密度。在步骤 (S10) 中准备的 SiC 衬底 20 中的每一个 SiC 衬 底优选具有不大于 0.1cm-1 的叠层缺陷密度。通过制造具有由此准备的高品质 SiC 衬底 20 的碳化硅衬底 1， 可在使用碳化硅衬底 1 制造半导体装置中提高产率。
另外， 在步骤 (S10) 中准备的 SiC 衬底 20 中的每一个 SiC 衬底优选具有大于 18 -3 5×10 cm 且小于 2×1019cm-3 的杂质浓度。这使得可以在抑制 SiC 衬底 20 中的每个 SiC 衬底的叠层缺陷的同时， 减小电阻率。
另外， 在步骤 (S10) 中准备的并且在步骤 (S20) 和 (S30) 中连接至 SiC 衬底 20 的 基础衬底 10 优选具有大于 5×1018cm-3 的杂质浓度。因此， 可减小基底层 10 的电阻率， 并且 碳化硅衬底 1 可由此适用于制造垂直型半导体装置。
另外， 在步骤 (S50) 中形成的填充部 60 优选具有大于 5×1018cm-3 的杂质浓度。这实现了填充部 60 的减小的电阻率， 由此防止了通过形成填充部 60 而增加碳化硅衬底 1 的 电阻率。
( 第二实施方式 )
以下说明本发明的另一个实施方式， 即第二实施方式。参考图 7 和图 1， 第二实施 方式中的碳化硅衬底 1 具有与第一实施方式中的碳化硅衬底 1 基本相同的结构并提供与其 基本相同的效果。然而， 在 SiC 层 20 中的每一个 SiC 层的形状方面， 第二实施方式中的碳 化硅衬底 1 与第一实施方式不同。
参考图 7， 在第二实施方式中， SiC 层 20 中的每一个 SiC 层的端面 20B 不与其主面 20A 垂直。另外， 第二实施方式中的 SiC 层 20 的端面 20B 对应于其解理面。更具体地， 在第 二实施方式中， SiC 层 20 的端面 20B 对应于 {0001} 面。
以下说明制造第二实施方式中的碳化硅衬底 1 的方法。可通过与第一实施方式基 本相同的方式制造第二实施方式中的碳化硅衬底 1。然而， 在步骤 (S10) 中准备的 SiC 层 20 中的每一个 SiC 层的形状方面， 制造第二实施方式中的碳化硅衬底 1 的方法与第一实施 方式中不同。
即， 参考图 7， 在作为步骤 (S10) 而实施的衬底准备步骤中， 准备各自对应于第二 实施方式中的每个 SiC 层 20 的形状的 SiC 衬底 20。具体地， 在步骤 (S10) 中准备的 SiC 衬 底 20 中的每一个 SiC 衬底的端面 20B 对应于作为 {0001} 面的解理面。这在获得 SiC 衬底 20 时抑制了 SiC 衬底 20 的端面附近的损坏。结果， 在 SiC 衬底 20 的端面附近保持了结晶 性。
( 第三实施方式 )
以下说明本发明的还一个实施方式， 即第三实施方式。参考图 1 和图 2， 第三实施 方式中的碳化硅衬底 1 具有与第一实施方式中的碳化硅衬底 1 基本相同的结构并提供与其 基本相同的效果。然而， 在其制造方法方面， 第三实施方式中的碳化硅衬底 1 与第一实施方 式不同。 、
参考图 8， 在制造第三实施方式中的碳化硅衬底 1 的方法中， 首先作为步骤 (S10)， 实施衬底准备步骤。在该步骤 (S10) 中， 与第一实施方式相同， 准备 SiC 衬底 20 并准备由 碳化硅制成的原料衬底。
然后， 参考图 8， 作为步骤 (S21)， 实施紧密布置步骤。 在该步骤 (S21) 中， 参考图 9， 分别通过相互面对放置的第一加热器 81 和第二加热器 82 来保持每个 SiC 衬底 20 和原料衬 底 11。此时， 认为 SiC 衬底 20 和原料衬底 11 之间的间隔的合适值与在下述步骤 (S31) 中 加热时获得的升华气体的平均自由行程有关。具体地， 可将所述间隔的平均值设定为比在 下述步骤 (S31) 中加热时获得的升华气体的平均自由行程小。 例如， 在 1Pa 的压力和 2000℃ 的温度下， 原子和分子的平均自由行程严格地取决于原子半径和分子半径， 但约为几厘米 或几十厘米。因此， 实际上， 优选将所述间隔设定为几厘米以下。更具体地， 将 SiC 衬底 20 和原料衬底 11 相互紧密布置， 使得其主面以其间不小于 1μm 且不大于 1cm 的间隔相互面 对。所述间隔的平均值优选 1cm 以下， 更优选 1mm 以下。同时， 在所述间隔的平均值为 1μm 以上的情况下， 可确保用于碳化硅升华的充分空间。 应注意， 这种升华气体为通过固体碳化 硅的升华而形成的气体， 并且例如包括 Si、 Si2C 和 SiC2。
然后， 作为步骤 (S31)， 实施升华步骤。在该步骤 (S31) 中， 通过第一加热器 81 将SiC 衬底 20 加热至预定衬底温度。同样， 通过第二加热器 82 将原料衬底 11 加热至预定原 料温度。此时， 将原料衬底 11 加热至升华温度以从原料衬底表面升华 SiC。另一方面， 将衬 底温度设定为低于原料温度。具体地， 例如， 将衬底温度设定为比原料温度低不小于 1℃且 不大于 100℃。衬底温度优选为 1800℃以上且 2500℃以下。以这种方式， 如图 10 所示， 从 原料衬底 11 升华的 SiC 气体到达每个 SiC 衬底 20 的表面并在其上固化， 由此形成基底层 10。通过保持这种状态， 如图 11 中所示， 将构成原料衬底 11 的全部 SiC 升华并因此转移到 SiC 衬底 20 的表面上。以这种方式， 完成步骤 (S31)。其后， 以与第一实施方式相同的方式 实施步骤 (S50) 和 (S60) 以完成图 1 中所示的碳化硅衬底 1。另外， 与第一实施方式相同， 通过实施步骤 (S70)， 可制造图 4 中所示的包含外延生长层 30 的碳化硅衬底 2。
已经说明了， 在上述第三实施方式中使用原料衬底 11 作为用于基底层 10 的原料， 但可通过准备由碳化硅制成的原料粉末代替原料衬底 11， 并且将所述原料粉末升华而形成 基底层 10。
( 第四实施方式 )
以下说明本发明的又一个实施方式， 即第四实施方式。 参考图 12 和图 1， 第四实施 方式中的碳化硅衬底 1 具有与第一实施方式的碳化硅衬底 1 基本相同的构成并提供与其基 本相同的效果。然而， 第四实施方式中的碳化硅衬底 1 与第一实施方式的不同在于， 在基底 层 10 和 SiC 层 20 之间设置用作中间层的无定形 SiC 层。 即， 参考图 12， 在第四实施方式的碳化硅衬底 1 中， 在基底层 10 和 SiC 层 20 之间 设置无定形 SiC 层 40。无定形 SiC 层 40 至少具有由无定形 SiC 制成的部分， 并且用作中间 层。通过该无定形 SiC 层 40 将基底层 10 和 SiC 层 20 相互连接。由此存在的无定形 SiC 层 40 使得易于制造其中基底层 10 和 SiC 层 20 相互堆叠的碳化硅衬底 1。
以下说明制造第四实施方式中的碳化硅衬底 1 的方法。参考图 13， 在制造第四实 施方式中的碳化硅衬底 1 的方法中， 以与第一实施方式相同的方式， 实施衬底准备步骤以 作为步骤 (S10)， 从而准备基础衬底 10 和多个 SiC 衬底 20。
然后， 作为步骤 (22)， 实施 Si 层形成步骤。在该步骤 (S22) 中， 参考图 14， 例如在 步骤 (S10) 中准备的基础衬底 10 的一个主面 10A 上形成具有 100nm 厚度的 Si 层 41。例 如， 该 Si 层 41 可使用溅射法形成。
然后， 作为步骤 (S30)， 实施堆叠步骤。在该步骤 (S30) 中， 与第一实施方式相同， 将步骤 (S10) 中准备的多个 SiC 衬底 20 以基体形式并排布置在步骤 (S22) 中形成的 Si 层 41 上。以这种方式， 获得了其中在 Si 层 41 上设置有 SiC 衬底 20 的叠层衬底， 所述 Si 层 41 设置在基础衬底 10 上。
然后， 作为步骤 (S41)， 实施加热步骤。在该步骤 (S41) 中， 例如， 在约 1500℃下在 3 1×10 Pa 的压力下， 在氢气和丙烷气体的混合气体气氛中将在步骤 (S30) 中制造的叠层衬 底加热 3 小时。因此， 作为从基础衬底 10 和 SiC 衬底 20 扩散的结果， 对 Si 层 41 提供碳， 由 此形成图 12 中所示的无定形 SiC 层 40。此后， 通过与第一实施方式相同地实施步骤 (S50) 和 (S60)， 可容易地制造第四实施方式中的碳化硅衬底 1。另外， 与第一实施方式相同， 通过 实施步骤 (S70)， 可制造包含外延生长层的碳化硅衬底。
( 第五实施方式 )
以下说明本发明的还一个实施方式， 即第五实施方式。 参考图 15， 第五实施方式中
的碳化硅衬底 1 具有与第一实施方式的碳化硅衬底 1 基本相同的构成并提供与其基本相同 的效果。然而， 第五实施方式中的碳化硅衬底 1 与第一实施方式的不同在于， 在基底层 10 和每个 SiC 层 20 之间形成中间层 70。
更具体地， 中间层 70 包含碳以用作导体。在此， 可用于本文中的中间层 70 包含例 如石墨粒子和非石墨化碳。优选地， 中间层 70 具有包含石墨粒子和非石墨化碳的碳复合结 构。
即， 在第五实施方式的碳化硅衬底 1 中， 在基底层 10 和 SiC 层 20 之间配置通过在 其中包含碳而用作导体的中间层 70。通过中间层 70 将基底层 10 和 SiC 层 20 相互连接。 由此存在的中间层 70 使得易于制造其中基底层 10 和 SiC 层 20 相互堆叠的碳化硅衬底 1。
以下说明制造第五实施方式中的碳化硅衬底 1 的方法。参考图 16， 在制造第五 实施方式中的碳化硅衬底 1 的方法中， 以与第一实施方式相同的方式实施步骤 (S10) 和 (S20)。
然后， 作为步骤 (S23)， 实施胶粘剂涂布步骤。 在该步骤 (S23) 中， 参考图 17， 例如， 将碳胶粘剂涂布到基础衬底 10 的主面上， 由此形成前体层 71。碳胶粘剂可由例如树脂、 石 墨粒子和溶剂形成。 在此， 可使用的例示性树脂为通过加热而形成为非石墨化碳的树脂， 诸 2 如酚醛树脂。可使用的例示性溶剂为苯酚、 甲醛、 乙醇等。另外， 优选以不小于 10mg/cm 且 不大于 40mg/cm2 的量、 更优选以不小于 20mg/cm2 且不大于 30mg/cm2 的量涂布碳胶粘剂。 另 外， 涂布的碳胶粘剂优选具有不大于 100μm， 更优选不大于 50μm 的厚度。
然后， 作为步骤 (S30)， 实施堆叠步骤。在该步骤 (S30) 中， 参考图 17， 以基体形式 在与基础衬底 10 的主面接触地形成于其上的前体层 71 上放置多个 SiC 衬底并与其接触， 由此制造叠层衬底。
然后， 作为步骤 (S42)， 实施预焙烧步骤。 在该步骤 (S42) 中， 对所述叠层衬底进行 加热， 由此从构成前体层 71 的碳胶粘剂中除去溶剂成分。具体地， 例如， 在其厚度方向上对 所述叠层衬底施加载荷的同时， 将叠层衬底逐渐加热至超过溶剂成分的沸点的温度范围。 优选在使用夹钳等将基础衬底 10 和 SiC 衬底 20 相互压靠的同时进行该加热。另外， 通过 尽可能长地实施预焙烧 ( 加热 )， 将胶粘剂脱气而提高粘附强度。
然后， 作为步骤 (S43)， 实施烧结步骤。 在该步骤 (S43) 中， 将在步骤 (S42) 中加热 并因此预焙烧的叠层衬底加热至优选不小于 900℃且不大于 1100℃， 例如 1000℃的高温并 持续优选不小于 10 分钟且不大于 10 小时， 例如 1 小时， 由此烧结前体层 71。在烧结时使用 的气氛可以为惰性气体气氛如氩。所述气氛的压力可以为例如大气压力。以这种方式， 可 以将前体层 71 形成为各自由作为导体的碳制成的中间层 70。此后， 以与第一实施方式相 同的方式实施步骤 (S50) 和 (S60)。结果， 获得第五实施方式的碳化硅衬底 1， 其中基础衬 底 ( 基底层 )10 和 SiC 衬底 (SiC 层 )20 通过中间层 70 而相互连接。另外， 与第一实施方 式相同， 通过实施步骤 (S70)， 可制造包含外延生长层的碳化硅衬底。
应注意， 第四和第五实施方式分别例示了包含无定形 SiC 和碳的中间层， 但中间 层不限于此。例如， 代替这些， 可使用由金属制成的中间层。在这种情况下， 作为金属， 优选 使用可通过形成硅化物而与碳化硅形成欧姆接触的金属， 诸如镍。
( 第六实施方式 )
以下说明本发明的又一个实施方式， 即第六实施方式。 参考图 18 和图 1， 第六实施方式中的碳化硅衬底 1 具有与第一实施方式的碳化硅衬底 1 基本相同的构成并提供与其基 本相同的效果。然而， 第六实施方式中的碳化硅衬底 1 与第一实施方式的不同在于， 其不包 含基底层 10。具体地， 第六实施方式中的碳化硅衬底 1 可作为邻近 SiC 层 20 相互连接的独 立衬底而处理。
以下说明制造第六实施方式中的碳化硅衬底 1 的方法。参考图 19， 在制造第六 实施方式中的碳化硅衬底 1 的方法中， 以与第一实施方式中相同的方式实施步骤 (S10) 和 (S20)。
然后， 作为步骤 (S24)， 实施质子辐照步骤。在该步骤 (S24) 中， 参考图 20， 对 SiC 衬底 20 实施质子辐照以在沿着 SiC 衬底 20 的主面延伸的区域处形成易剥离区 91， 其中所 述主面位于将要形成基底层 10 的侧上。在易剥离区 91 中， 注入氢离子。具体地， 以例如不 16 2 17 2 小于 3.5×10 离子 /cm 且不大于 1.0×10 离子 /cm 的范围内的辐照量将氢离子注入到 SiC 衬底 20 中。
然后， 以与第一实施方式中相同的方式实施步骤 (S30)-(S60)。 因此， 如图 21 中所 示， 可获得如下碳化硅衬底， 其具有与第一实施方式中的碳化硅衬底 1 相似的结构， 并且在 沿着 SiC 衬底 20 在基底层 10 侧的主面延伸的区域处具有易剥离区 91。
然后， 作为步骤 (S61)， 实施剥离步骤。 在该步骤 (S61) 中， 如图 22 中所示， 经由易 剥离区 91 将 SiC 衬底 20 从基底层 10 中剥离。具体地， 对通过实施到步骤 (S60) 为止的步 骤而获得的碳化硅衬底进行例如热处理或机械冲击而从基底层 10 中剥离 SiC 衬底 20。结 果， 获得第六实施方式中的不具有基底层 10 的碳化硅衬底。另外， 与第一实施方式相同， 通 过实施步骤 (S70)， 可制造包含外延生长层的碳化硅衬底。
( 第七实施方式 )
作为第七实施方式， 以下说明使用本发明的上述碳化硅衬底制造的一个例示性半 导体装置。参考图 23， 本发明的半导体装置 101 为垂直型 DiMOSFET( 双注入 MOSFET) 并且 具有衬底 102、 缓冲层 121、 击穿电压保持层 122、 p 区域 123、 n+ 区域 124、 p+ 区域 125、 氧化 膜 126、 源电极 111、 上部源电极 127、 栅电极 110 和在衬底 102 的背面上形成的漏电极 112。 具体地， 在由 n 型导电性碳化硅制成的衬底 102 的正面上形成由碳化硅制成的缓冲层 121。 作为衬底 102， 准备本发明的碳化硅衬底， 其包括在第一至第六实施方式中所述的碳化硅衬 底 1。 在使用第一至第六实施方式的每一个中的碳化硅衬底 1 的情况下， 在碳化硅衬底 1 的 SiC 层 20 上形成缓冲层 121。缓冲层 121 具有 n 型导电性， 并且具有例如 0.5μm 的厚度。 另外， 在缓冲层 121 中具有 n 型导电性的杂质具有例如 5×1017cm-3 的浓度。在缓冲层 121 上形成的是击穿电压保持层 122。 击穿电压保持层 122 由 n 型导电性碳化硅制成， 并且具有 15 -3 例如 10μm 的厚度。另外， 击穿电压保持层 122 以例如 5×10 cm 的浓度包含 n 型导电性 杂质。
击穿电压保持层 122 具有其中以其间具有间隔的方式形成 p 型导电性的 p 区域 123 的表面。在每个 p 区域 123 中， 在 p 区域 123 的表面层上形成 n+ 区域 124。另外， 在与 + + n 区域 124 邻近的位置处形成 P 区域 125。形成氧化膜 126 以在一个 p 区域 123 中的 n+ 区 域 124、 P 区域 123、 两个 p 区域 123 之间的击穿电压保持层 122 的暴露部分、 其它 p 区域 123 + 以及其它 p 区域 123 中的 n 区域 124 上延伸。在氧化膜 126 上， 形成栅电极 110。另外， 在 + + n 区域 124 和 P 区域 125 上形成源电极 111。在源电极 111 上， 形成上部源电极 127。而且， 在衬底 102 的背面， 即与在其上形成缓冲层 121 的正面相反的表面上形成漏电极 112。
本实施方式的半导体装置 101 使用本发明的碳化硅衬底如在第一至第六实施方 式中所述的碳化硅衬底 1 作为衬底 102。在此， 如上所述， 本发明的碳化硅衬底的结晶性优 异且具有大直径。因此， 在半导体装置 101 中， 在衬底 102 上作为外延层形成的缓冲层 121 和击穿电压保持层 122 的结晶性优异， 并且降低了半导体装置 101 的制造成本。
以下参考图 24- 图 28 说明图 23 中所示的制造半导体装置 101 的方法。 参考图 24， 首先， 实施衬底准备步骤 (S110)。在此准备例如由碳化硅制成且具有对应于 (03-38) 面的 主面的衬底 102( 参见图 25)。作为衬底 102， 准备本发明的碳化硅衬底， 其包括根据第一至 第六实施方式中所述的每个制造方法制造的碳化硅衬底 1。
作为衬底 102( 参见图 25)， 可使用具有 n 型导电性且具有 0.02Ωcm 衬底电阻率的 衬底。
然后， 如图 24 所示， 实施外延层形成步骤 (S120)。 具体地， 在衬底 102 的正面上形 成缓冲层 121。在用作衬底 102 的碳化硅衬底 1 的 SiC 层 20( 参见图 1、 图 7、 图 12、 图 15 和图 18) 上形成缓冲层 121。作为缓冲层 121， 例如形成由 n 型导电性碳化硅制成并具有 0.5μm 厚度的外延层。缓冲层 121 以例如 5×1017cm-3 的浓度具有导电杂质。然后， 在缓冲 层 121 上， 如图 25 中所示形成击穿电压保持层 122。作为击穿电压保持层 122， 使用外延生 长法形成由 n 型导电性碳化硅制成的层。击穿电压保持层 122 可具有例如 10μm 的厚度。 另外， 击穿电压保持层 122 以例如 5×1015cm-3 的浓度包含 n 型导电性杂质。
然后， 如图 24 中所示， 实施注入步骤 (S130)。具体地， 使用通过光刻和蚀刻形成 的氧化膜作为掩模， 将 p 型导电性杂质注入到击穿电压保持层 122 中， 由此形成如图 26 所 示的 p 区域 123。另外， 在除去由此使用的氧化膜之后， 通过光刻和蚀刻形成具有新图案的 氧化膜。使用这种氧化膜作为掩模， 将 n 型导电性导电杂质注入到预定区域以形成 n+ 区域 124。以类似的方式， 注入 p 型导电性导电杂质以形成 p+ 区域 125。结果， 获得图 26 中所示 的结构。
在这种注入步骤之后， 实施活化退火处理。可以在如下条件进行这种活化退火处 理： 例如使用氩气作为氛围气体， 将加热温度设定为 1700℃， 并将加热时间设定为 30 分钟。
然后， 如图 24 中所示实施栅绝缘膜形成步骤 (S140)。具体地， 如图 27 中所示， 形 + + 成氧化膜 126 以覆盖击穿电压保持层 122、 p 区域 123、 n 区域 124 和 p 区域 125。作为形 成氧化膜 126 的条件， 例如， 可进行干氧化 ( 热氧化 )。可在如下条件下进行干氧化 ： 将加 热温度设定为 1200℃并将加热时间设定为 30 分钟。
然后， 如图 24 中所示实施氮退火步骤 (S150)。具体地， 在一氧化氮 (NO) 的氛围 气体中进行退火处理。该退火处理的温度条件为例如如下 ： 加热温度为 1100℃并且加热时 间为 120 分钟。结果， 在氧化膜 126 与置于氧化膜 126 下方的击穿电压保持层 122、 p 区域 + + 123、 n 区域 124、 和 p 区域 125 的每一个之间的界面附近引入氮原子。另外， 在使用一氧 化氮的氛围气体的退火步骤之后， 可使用作为惰性气体的氩 (Ar) 气进行附加的退火。具体 地， 使用氩气氛围气体， 可在如下条件下进行附加的退火 ： 将加热温度设定为 1100℃并且 将加热时间设定为 60 分钟。
然后， 如图 24 中所示， 实施电极形成步骤 (S160)。 具体地， 借助于光刻法在氧化膜 126 上形成具有图案的抗蚀膜。使用抗蚀膜作为掩模， 通过蚀刻除去在 n+ 区域 124 和 p+ 区域 125 上的氧化膜的部分。此后， 以与 n+ 区域 124 和 p+ 区域 125 接触的方式在抗蚀膜上以 及在氧化膜 126 的开口中形成导电膜如金属。此外， 除去抗蚀膜， 由此除去位于抗蚀膜上的 导电膜部分 ( 拆除 )。在此， 作为导体， 例如可使用镍 (Ni)。结果， 如图 28 中所示， 可获得 源电极 111 和漏电极 112。应注意， 此时， 优选进行合金的热处理。具体地， 使用作为惰性气 体的氩 (Ar) 气氛围气体， 在将加热温度设定为 950℃并且将加热时间设定为 2 分钟的情况 下进行热处理 ( 合金化处理 )。
此后， 在源电极 111 上， 形成上部源电极 127( 参见图 23)。另外， 在衬底 102 的背 面形成漏电极 112( 参见图 23)。另外， 在氧化膜 126 上形成栅电极 110( 参见图 23)。以这 种方式， 可获得图 23 中所示的半导体装置 101。也就是说， 通过在碳化硅衬底 1 的 SiC 层 20 上形成外延层和电极而制造半导体装置 101。
应注意， 在第七实施方式中， 作为可使用本发明碳化硅衬底制造的一个例示性半 导体装置， 已经对垂直型 MOSFET 进行了说明， 但可制造的半导体装置不限于此。例如， 可使 用本发明的碳化硅衬底制造各种半导体装置， 诸如 JFET( 结型场效应晶体管 )、 IGBT( 绝缘 栅双极型晶体管 ) 和肖特基势垒二极管。另外， 所述第七实施方式说明了通过在具有对应 于 (03-38) 面的主面的碳化硅衬底上形成用作有源层的外延层而制造半导体装置的情况。 然而， 可用于主面的晶面不限于此且可将适用于使用目的且包括 (0001) 面的任何晶面用 于主面。
如在上述第七实施方式中所说明的， 可使用本发明的碳化硅衬底来制造半导体装 置。 也就是说， 在本发明的半导体装置中， 在本发明的碳化硅衬底上形成作为有源层的外延 层。更具体地， 本发明的半导体装置包含 ： 本发明的碳化硅衬底 ； 在所述碳化硅衬底上形成 的外延生长层 ； 在所述外延层上形成的电极。即， 本发明的半导体装置包含 ： 多个 SiC 层， 其各自由单晶碳化硅制成并且当俯视观察时并排布置 ； 填充部， 所述填充部填充所述多个 SiC 层之间的间隙 ； 外延层， 其形成于所述 SiC 层上 ； 和电极， 其形成于所述外延层上。
本文公开的实施方式在任何方面都是例示性和非限制性的。 本发明的范围通过权 利要求书的项限定， 而不是由上述实施方式限定， 并且旨在包括在与权利要求书的项等价 的范围和含义内的任何修改。
工业实用性
本发明制造碳化硅衬底的方法和碳化硅衬底特别有利地适用于制造各自需要实 现高结晶性和大直径的碳化硅衬底的方法和所述碳化硅衬底。
附图标记
1， 2： 碳化硅衬底 ； 10 ： 基底层 ( 基础衬底 ) ； 10A ： 主面 ； 11 ： 原料衬底 ； 20 ： SiC 层 (SiC 衬底 ) ； 20A ： 主面 ； 20B ： 端面 ； 30 ： 外延生长层 ； 40 ： 无定形 SiC 层 ； 41 ： Si 层 ； 60 ： 填充 部； 70 ： 中间层 ； 71 ： 前体层 ； 81 ： 第一加热器 ； 82 ： 第二加热器 ； 91 ： 易剥离区 ； 101 ： 半导体 装置 ； 102 ： 衬底 ； 110 ： 栅电极 ； 111 ： 源电极 ； 112 ： 漏电极 ； 121 ： 缓冲层 ； 122 ： 击穿电极保持 + + 层； 123 ： p 区域 ； 124 ： n 区域 ； 125 ： p 区域 ； 126 ： 氧化膜 ； 127 ： 上部源电极。