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1、(10)申请公布号 CN 102737996 A (43)申请公布日 2012.10.17 C N 1 0 2 7 3 7 9 9 6 A *CN102737996A* (21)申请号 201110083546.4 (22)申请日 2011.04.02 H01L 21/336(2006.01) H01L 21/768(2006.01) (71)申请人中国科学院微电子研究所 地址 100029 北京市朝阳区北土城西路3号 (72)发明人尹海洲 骆志炯 朱慧珑 (74)专利代理机构中国专利代理(香港)有限公 司 72001 代理人周红力 刘鹏 (54) 发明名称 一种制作晶体管和半导体器件的方法 。
2、(57) 摘要 提供了一种制作晶体管和半导体器件的方 法。制作晶体管的方法可以包括：在半导体衬底 上确定有源区，在所述有源区上形成栅叠层或伪 栅叠层、源漏延伸区、侧墙和源漏区，所述源漏延 伸区嵌于所述有源区中且自对准于所述栅叠层或 伪栅叠层两侧，所述侧墙环绕所述栅叠层或伪栅 叠层，所述源漏区嵌于所述有源区中且自对准于 所述侧墙外；至少去除部分所述侧墙，以暴露部 分所述有源区；形成层间介质层，所述层间介质 层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露 的所述有源区，所述层间介质层材料的介电常数 小于被去除的所述侧墙材料的介电常数。利于减 小栅极区域和源漏区之间以及栅极区域和接触塞 之间的电容。 (。
3、51)Int.Cl. 权利要求书1页 说明书5页 附图4页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书 1 页 说明书 5 页 附图 4 页 1/1页 2 1. 一种制作晶体管的方法，包括下列步骤： 在半导体衬底上确定有源区，在所述有源区上形成栅叠层或伪栅叠层、源漏延伸区、侧 墙和源漏区，所述源漏延伸区嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层两侧， 所述侧墙环绕所述栅叠层或伪栅叠层，所述源漏区嵌于所述有源区中且自对准于所述侧墙 外； 至少去除部分所述侧墙，以暴露部分所述有源区； 形成层间介质层，所述层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所 述有源。
4、区，所述层间介质层材料的介电常数小于被去除的所述侧墙材料的介电常数。 2. 根据权利要求1所述的方法，在形成层间介质层后，还包括： 在所述层间介质层中形成接触孔，以暴露部分所述有源区； 在暴露的所述有源区上形成接触层。 3. 根据权利要求2所述的方法，形成所述接触层的步骤包括： 形成金属层，以覆盖所述接触孔的侧壁和暴露的所述有源区； 进行退火，使得所述金属层材料与暴露的所述有源区反应以形成金属半导体材料； 去除未反应的所述金属层材料。 4. 根据权利要求1所述的方法，所述侧墙包括侧墙基层和形成于所述侧墙基层上的 主侧墙，且所述主侧墙材料的介电常数大于所述侧墙基层材料的介电常数时，至少去除部 分。
5、所述侧墙的步骤包括：去除所述主侧墙。 5. 根据权利要求4所述的方法，其中：所述半导体衬底材料为硅、所述侧墙基层材料 为氧化硅、所述主侧墙材料为氮化硅时，所述层间介质层材料的介电常数小于氮化硅的介 电常数。 6. 根据权利要求5所述的方法，其中：所述层间介质层材料的介电常数小于氧化硅的 介电常数。 7. 根据权利要求5所述的方法，其中：所述半导体衬底材料为硅时，所述层间介质层 材料为碳掺杂的氧化硅玻璃。 8. 根据权利要求1所述的方法，在形成层间介质层后，还包括： 平坦化所述层间介质层，以暴露所述伪栅叠层； 去除所述伪栅叠层，以形成空腔； 在所述空腔中形成栅叠层。 9. 一种制作半导体器件的方。
6、法，包括根据权利要求1至8任一项所述的方法的步骤。 权 利 要 求 书CN 102737996 A 1/5页 3 一种制作晶体管和半导体器件的方法 技术领域 0001 本发明通常涉及半导体技术，更具体地涉及一种制作晶体管和半导体器件的方 法。 背景技术 0002 随着例如金属氧化物半导体场效应晶体管（MOSFET）的晶体管尺寸的逐渐缩小，晶 体管的栅极区域和源漏区之间的距离以及栅极区域和接触塞之间的距离也逐渐缩小。从电 容计算公式C=kA/d可知，电容与距离d成反比，与介电常数k值成正比。这就意味着随着 栅极区域和源漏区之间距离逐渐缩小甚至接近于零，栅极区域和源漏区之间的电容将迅速 增大。类似。
7、地，栅极区域和接触塞之间的电容也会迅速增大。这将使得晶体管的总电容显 著增大，进而将会大大影响晶体管的速度和性能。 0003 在本领域中，通常认为k值大于25的材料为高k材料，k值小于8.0但大于3.85 的材料为中k材料，k值小于3.85的材料为低k材料。在现有技术中，本领域技术人员为 了降低栅极区域和源漏区之间以及栅极区域和接触塞之间的电容，曾经设想使用k值不太 高的氮化物（诸如氮化硅）作为间隔层，并同时阻止外界氧气在高温退火时进入栅极。然而， 由于氮化硅的k值大约为7，属于中k材料，所以随着晶体管尺寸的进一步减小，栅极区域和 源漏区之间以及栅极区域和接触塞之间的电容仍会显著增加，从而对晶。
8、体管的速度和性能 的改进非常有限。 0004 为此，在本领域中存在对于晶体管技术进行改进的迫切需要。 发明内容 0005 有鉴于此，本发明提供一种制作晶体管和半导体器件的方法，其能够解决或者至 少缓解现有技术中存在的至少一部分缺陷。 0006 根据本发明的第一个方面，提供了一种制作晶体管的方法，包括下列步骤： 在半导体衬底上确定有源区，在所述有源区上形成栅叠层或伪栅叠层、源漏延伸区、侧 墙和源漏区，所述源漏延伸区嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层两侧， 所述侧墙环绕所述栅叠层或伪栅叠层，所述源漏区嵌于所述有源区中且自对准于所述侧墙 外； 至少去除部分所述侧墙，以暴露部分所述有源区；。
9、 形成层间介质层，所述层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所 述有源区，所述层间介质层材料的介电常数小于被去除的所述侧墙材料的介电常数。 0007 在本发明的一个实施方式中，在形成层间介质层后，还包括： 在所述层间介质层中形成接触孔，以暴露部分所述有源区； 在暴露的所述有源区上形成接触层。 0008 在本发明的另一个实施方式中，形成所述接触层的步骤包括： 形成金属层，以覆盖所述接触孔的侧壁和暴露的所述有源区； 说 明 书CN 102737996 A 2/5页 4 进行退火，使得所述金属层材料与暴露的所述有源区反应以形成金属半导体材料； 去除未反应的所述金属层材料。 0009 在。
10、本发明的再一个实施方式中，所述侧墙包括侧墙基层和形成于所述侧墙基层上 的主侧墙，且所述主侧墙材料的介电常数大于所述侧墙基层材料的介电常数时，至少去除 部分所述侧墙的步骤包括：去除所述主侧墙。 0010 在本发明的又一个实施方式中，所述半导体衬底材料为硅、所述侧墙基层材料为 氧化硅、所述主侧墙材料为氮化硅时，所述层间介质层材料的介电常数小于氮化硅的介电 常数。 0011 在本发明的另一个实施方式中，所述层间介质层材料的介电常数小于氧化硅的介 电常数。 0012 在本发明的再一个实施方式中，所述半导体衬底材料为硅时，所述层间介质层材 料为碳掺杂的氧化硅玻璃。 0013 在本发明的又一个实施方式中，。
11、在形成层间介质层后，还包括： 平坦化所述层间介质层，以暴露所述伪栅叠层； 去除所述伪栅叠层，以形成空腔； 在所述空腔中形成栅叠层。 0014 根据本发明的第二个方面，提供了一种制作半导体器件的方法，可以包括上述的 制作晶体管方法的步骤。 0015 借助于本发明的制作晶体管的方法，通过在利用侧墙环绕栅叠层或伪栅叠层后， 再至少去除部分所述侧墙，以暴露部分所述有源区，再以其介电常数小于被去除的所述侧 墙材料的介电常数的层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源 区，即，以介电常数更小的层间介质层材料替代原侧墙材料在栅极区域和源漏区之间以及 栅极区域和接触塞之间形成隔离，相当于减小。
12、了栅极区域和源漏区之间以及栅极区域和接 触塞之间的介电常数，进而使减小栅极区域和源漏区之间以及栅极区域和接触塞之间的电 容成为可能，利于改善晶体管的性能。 0016 通过在形成层间介质层后再形成接触层，利于减少去除至少部分侧墙时采用的工 艺对已形成的接触层造成的损伤。 附图说明 0017 通过对结合附图示出的实施方式进行详细说明，本发明的上述以及其他特征将更 加明显，其中： 图1示意性地示出了根据本发明一个实施方式的制作晶体管方法的流程图。 0018 图2至图6示意性地示出了根据本发明一个实施方式制作晶体管时各中间结构的 结构剖示图。 具体实施方式 0019 首先需要指出的是，在本发明中提到的。
13、关于位置和方向的术语，诸如“上”、“下” 等，是从附图的纸面正面观察时所指的方向。因此本发明中的“上”、“下”等关于位置和方 向的术语仅仅表示附图所示情况下的相对位置关系，这只是出于说明的目的而给出的，并 说 明 书CN 102737996 A 3/5页 5 非意在限制本发明的范围。 0020 下面，将结合附图对本发明提供的方案进行详细地说明。图2至图6是以硅衬底 作为实例示出，然而除了硅衬底之外，也可以使用硅锗衬底、-族元素化合物衬底、碳 化硅衬底、SOI（绝缘体上的硅）衬底等任何适当的半导体衬底。因此，本发明并不局限于示 出的硅衬底的情形。 0021 如图1和图2所示，在步骤S101中，在。
14、半导体衬底100上确定有源区（active area），在所述有源区上形成栅叠层或伪栅叠层102、源漏延伸区106、侧墙104和源漏区 108，所述源漏延伸区106嵌于所述有源区中且自对准于所述栅叠层或伪栅叠层102两侧， 所述侧墙104环绕所述栅叠层或伪栅叠层102，所述源漏区108嵌于所述有源区中且自对准 于所述侧墙104外。 0022 所述栅叠层或伪栅叠层102可以包括形成于所述有源区上的栅介质层和形成于 栅介质层上的栅电极。在本实施例中，所述栅介质层可以为氧化硅、氮化硅及其组合形成， 在其他实施例中，也可以是高K介质（可采用化学气相淀积工艺形成），例如，HfO 2 、HfSiO、 Hf。
15、SiON、HfTaO、HfTiO、HfZrO、Al 2 O 3 、La 2 O 3 、ZrO 2 、LaAlO中的一种或其组合，其厚度可以为 2nm-10nm。所述栅电极可以是掺杂或未掺杂的多晶硅、掺杂或未掺杂的多晶SiGe、非晶硅， 和/或金属（如Ti 、Co、Ni、Al或W中的一种或其组合），其中，所述伪栅叠层中的栅电极也 可为掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅和/或碳化硅，其厚度可以为10nm-80nm。 此外，在所述伪栅叠层中，也可以不包括所述栅介质层。 0023 接着，以所述栅叠层或伪栅叠层102为掩膜，自对准形成源漏延伸区106；再形成 环绕所述栅叠层或伪栅叠层102的侧墙10。
16、4。所述侧墙104材料可为不含氧的电介质材料 （如氮化硅或碳化硅），也可为叠层结构（如ON结构，即，与所述栅叠层或伪栅叠层102相接 的部分是氧化硅层，氧化硅层上还承载有氮化硅层，所述氧化硅层和氮化硅层共同构成侧 墙104；类似地，氧化硅层上还可承载其他不含氧的电介质材料以共同构成侧墙104）。不含 氧的电介质材料可以防止在晶体管制作的过程中因使用高温退火工艺造成外界氧气或者 氧离子与金属材料制成的栅极反应，从而影响晶体管的性能甚至于集成电路的性能。由于 氮化硅的介电常数大约为7，低于SiC的介电常数9.66，因此优选氮化硅作为侧墙材料。 0024 然后，在半导体衬底上形成源漏区。具体地，可以。
17、以一定的剂量注入离子从而形成 掺杂区域，然后进行退火，使得注入的离子的分布和活性能够达到预期的目的。例如，对于 NMOS和PMOS晶体管需要注入不同类型的掺杂剂。至于离子注入过程中使用的注入离子、注 入剂量、注入时间等工艺参数，本领域技术人员根据所掌握的知识是不难实现的。退火工艺 可以在氮气或者氩气等不含氧的气氛下进行。本领域技术人员根据所掌握的知识，根据不 同的退火要求，可以容易地确定退火温度和时间。可选的，在退火工艺之后，多次反复进行 注入和退火的步骤以得到更好的离子分布和活性效果。 0025 备选地，源漏区也可以通过这样的方式形成，即，以栅叠层或伪栅叠层和侧墙为掩 膜，在半导体衬底中自对。
18、准地刻蚀出用以形成源漏区的沟槽，然后在沟槽内外延生长（或者 附加原位掺杂的方式）形成含硅半导体材料。例如，对于PMOS晶体管来讲，可以形成Si、 SiGe；对于NMOS晶体管来讲，可以形成SiC等。 0026 接下来，如图1和图3所示，在步骤S102中，至少去除部分所述侧墙104，以暴露部 分所述有源区。 说 明 书CN 102737996 A 4/5页 6 0027 优选的是，所述侧墙104被完全去除，使得在随后形成层间介质层后，各栅叠层或 伪栅叠层间不再包括任何具有较高k值的侧墙材料，而仅包括层间介质层材料。 0028 在具有较高k值材料的侧墙已经完成其预期任务（即，防止在高温退火过程中氧。
19、 气或者氧离子迁移到金属栅极中与金属栅极反应，以及，作为自对准形成源漏区的掩膜）的 情况下，由于侧墙材料的介电常数较大，如上面记载的氮化硅的介电常数大约为7，因此，至 少去除部分所述侧墙，后续以介电常数更小的层间介质层材料替代原侧墙材料在栅极区域 和源漏区之间以及栅极区域和接触塞之间形成隔离，相当于减小了栅极区域和源漏区之间 以及栅极区域和接触塞之间的介电常数，进而使减小栅极区域和源漏区之间以及栅极区域 和接触塞之间的电容成为可能，利于改善晶体管的性能。 0029 随后，结合图1和图4所示，在步骤S103中，形成层间介质层120，所述层间介质层 120覆盖所述栅叠层或伪栅叠层102、所述侧墙1。
20、04和暴露的所述有源区，所述层间介质层 120材料的介电常数小于被去除的所述侧墙104材料的介电常数。 0030 在本实施例中，优选地，使用的层间介质层120材料为中k或者低k材料。优选 地，所述半导体衬底100材料为硅、所述侧墙基层材料为氧化硅、所述主侧墙材料为氮化硅 时，所述层间介质层120材料的介电常数可小于氮化硅的介电常数；在其他实施例中，在所 述侧墙104包括侧墙基层和形成于所述侧墙基层上的主侧墙，且所述主侧墙材料的介电常 数大于所述侧墙基层材料的介电常数时，至少去除部分所述侧墙104的步骤可以包括：去 除所述主侧墙；此时，所述半导体衬底100材料为硅、所述侧墙基层材料为氧化硅、所述。
21、主 侧墙材料为氮化硅时，所述层间介质层120材料的介电常数小于氮化硅的介电常数。甚至， 所述层间介质层120材料的介电常数小于氧化硅的介电常数。优选地，所述半导体衬底100 材料为硅时，所述层间介质层120材料为碳掺杂的氧化硅玻璃，这是由于碳掺杂的氧化硅 具有更小的k值，大约2.7，属于低k材料。 0031 此外，优选的是，在沉积层间介质层120材料之后，例如采用化学机械抛光（CMP） 的工艺，将所沉积的层间介质层120材料的上表面抛光，以保证层间介质层120的平坦度。 也可以采用公知的其他抛光工艺来实现这一点。 0032 特别地，在形成层间介质层120之前形成的是伪栅叠层时，在形成层间介质层。
22、120 后，还可包括：平坦化所述层间介质层120，以暴露所述伪栅叠层；去除所述伪栅叠层，以形 成空腔；在所述空腔中形成栅叠层。 0033 为了进一步制作具体的晶体管器件，如图5所示，在形成层间介质层120后，还可 包括：在所述层间介质层120中形成接触孔122，以暴露部分所述有源区；在暴露的所述有 源区上形成接触层124。其中，形成所述接触层124的步骤包括：形成金属层，以覆盖所述 接触孔122的侧壁和暴露的所述有源区；进行退火，使得所述金属层材料与暴露的所述有 源区反应以形成金属半导体材料；去除未反应的所述金属层材料。通过在形成层间介质层 120后再形成接触层124，利于减少去除至少部分侧墙。
23、104时采用的工艺对已形成的接触层 124造成的损伤。 0034 其中，金属层材料可以为Ni、含Ni的金属合金、Ti或Co中的一种或其组合，在半 导体衬底100为硅衬底的情况下，接触层124材料可以为形成NiSi 2 、TiSi 2 或CoSi 2 等。 0035 根据本发明一个实施方式的制作晶体管的方法，还可以包括在接触孔122中填充 导电金属以形成接触塞140，如图6所示。形成接触塞的步骤可包括：形成衬垫，以覆盖所述 说 明 书CN 102737996 A 5/5页 7 接触孔122的侧壁和底壁，所述衬垫可为Ti/TiN或Ta/TaN；再在衬垫上形成导电金属层， 所述导电金属层材料可为Al。
24、、W、TiAl或Cu中的一种或其组合。 0036 借助于本发明的制作晶体管的方法，通过在利用侧墙环绕栅叠层或伪栅叠层后， 再至少去除部分所述侧墙，以暴露部分所述有源区，再以其介电常数小于被去除的所述侧 墙材料的介电常数的层间介质层覆盖所述栅叠层或伪栅叠层、所述侧墙和暴露的所述有源 区，即，以介电常数更小的层间介质层材料替代原侧墙材料在栅极区域和源漏区之间以及 栅极区域和接触塞之间形成隔离，相当于减小了栅极区域和源漏区之间以及栅极区域和接 触塞之间的介电常数，进而使减小栅极区域和源漏区之间以及栅极区域和接触塞之间的电 容成为可能，利于改善晶体管的性能。 0037 需要指出的是，本发明说明书的上述。
25、公开内容是以例如MOSFET晶体管的制作作 为实例，本领域技术人员知晓的是，根据本发明的精神和原理，本发明的制作方法不限于 MOSFET的情形，而是可以适用于双极晶体管、结型场效应晶体管等其他类型晶体管和其他 半导体器件。因此，本发明的保护范围同样涵盖了制作半导体器件的方法，其包括上述的制 作晶体管方法的步骤。 0038 虽然已经参考目前考虑到的实施方式描述了本发明，但是应该理解本发明不限于 所公开的实施方式。相反，本发明旨在涵盖所附权利要求的精神和范围内所包括的各种修 改和等同变型。以下权利要求的范围符合最广泛解释，以便包含所有这样的修改及等同变 型。 说 明 书CN 102737996 A 1/4页 8 图 1 说 明 书 附 图CN 102737996 A 2/4页 9 图 2 图 3 说 明 书 附 图CN 102737996 A 3/4页 10 图 4 图 5 说 明 书 附 图CN 102737996 A 10 4/4页 11 图 6 说 明 书 附 图CN 102737996 A 11 。