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1、(10)申请公布号 CN 103296004 A (43)申请公布日 2013.09.11 C N 1 0 3 2 9 6 0 0 4 A *CN103296004A* (21)申请号 201210041696.3 (22)申请日 2012.02.23 H01L 23/525(2006.01) H01L 21/768(2006.01) (71)申请人中芯国际集成电路制造（上海）有限 公司 地址 201203 上海市浦东新区张江路18号 (72)发明人甘正浩 (74)专利代理机构北京市磐华律师事务所 11336 代理人董巍 顾珊 (54) 发明名称 一种反熔丝元件及其制造方法 (57) 摘要 本。
2、发明提供一种反熔丝元件及其制造方法， 所述反熔丝元件包括：形成于半导体衬底上的栅 极结构，所述栅极结构包括自下而上依次层叠的 栅极介电层和栅极材料层；形成于所述栅极结构 的两侧所暴露的所述半导体衬底中的n型轻掺杂 漏区域及掺杂铟的袋状注入区。所述半导体衬底 和栅极材料层分别构成所述反熔丝元件的两个端 子电极。通过调整所述掺杂铟的注入能量可以控 制所述栅极介电层的击穿电压的大小。 (51)Int.Cl. 权利要求书2页 说明书4页 附图2页 (19)中华人民共和国国家知识产权局 (12)发明专利申请 权利要求书2页 说明书4页 附图2页 (10)申请公布号 CN 103296004 A CN 1。
3、03296004 A 1/2页 2 1.一种反熔丝元件的制造方法，包括： 提供半导体衬底，在所述半导体衬底上形成有栅极结构，所述栅极结构包括自下而上 依次层叠的栅极介电层和栅极材料层； 在所述栅极结构的两侧所暴露的所述半导体衬底中形成一n型轻掺杂漏区域及一掺 杂铟的袋状注入区。 2.根据权利要求1所述的方法，其特征在于，所述半导体衬底和栅极材料层分别构成 所述反熔丝元件的两个端子电极。 3.根据权利要求1所述的方法，其特征在于，在初始状态，所述栅极介电层将所述半导 体衬底与所述栅极材料层隔离开来，所述反熔丝元件处于非导通状态。 4.根据权利要求1所述的方法，其特征在于，当所述半导体衬底和栅极材。
4、料层之间施 加一预定电压时，所述栅极介电层被击穿，所述反熔丝元件处于导通状态。 5.根据权利要求4所述的方法，其特征在于，通过调整所述掺杂铟的注入能量可以控 制所述预定电压的大小。 6.根据权利要求5所述的方法，其特征在于，所述预定电压为所述栅极介电层的击穿 电压。 7.根据权利要求1所述的方法，其特征在于，采用离子注入工艺形成所述掺杂铟的袋 状注入区。 8.根据权利要求7所述的方法，其特征在于，所述离子注入的注入能量为50-80keV。 9.根据权利要求1所述的方法，其特征在于，所述栅极介电层为氧化物层。 10.根据权利要求1所述的方法，其特征在于，所述栅极材料层为多晶硅层。 11.根据权利。
5、要求1所述的方法，其特征在于，所述栅极结构在所述半导体衬底上呈直 线形排列、方形排列或蛇形排列。 12.一种反熔丝元件，包括： 形成于半导体衬底上的栅极结构，所述栅极结构包括自下而上依次层叠的栅极介电层 和栅极材料层； 形成于所述栅极结构的两侧所暴露的所述半导体衬底中的n型轻掺杂漏区域及掺杂 铟的袋状注入区。 13.根据权利要求12所述的反熔丝元件，其特征在于，所述半导体衬底和栅极材料层 分别构成所述反熔丝元件的两个端子电极。 14.根据权利要求12所述的反熔丝元件，其特征在于，在初始状态，所述栅极介电层将 所述半导体衬底与所述栅极材料层隔离开来，所述反熔丝元件处于非导通状态。 15.根据权利。
6、要求12所述的反熔丝元件，其特征在于，当所述半导体衬底和栅极材料 层之间施加一预定电压时，所述栅极介电层被击穿，所述反熔丝元件处于导通状态。 16.根据权利要求15所述的反熔丝元件，其特征在于，通过调整所述掺杂铟的注入能 量可以控制所述预定电压的大小。 17.根据权利要求16所述的反熔丝元件，其特征在于，所述预定电压为所述栅极介电 层的击穿电压。 18.根据权利要求12所述的反熔丝元件，其特征在于，所述栅极介电层为氧化物层。 19.根据权利要求12所述的反熔丝元件，其特征在于，所述栅极材料层为多晶硅层。 权 利 要 求 书CN 103296004 A 2/2页 3 20.根据权利要求12所述的。
7、反熔丝元件，其特征在于，所述栅极结构在所述半导体衬 底上呈直线形排列、方形排列或蛇形排列。 权 利 要 求 书CN 103296004 A 1/4页 4 一种反熔丝元件及其制造方法 技术领域 0001 本发明涉及半导体制造工艺，具体而言涉及一种反熔丝元件及其制造方法。 背景技术 0002 反熔丝是半导体器件中常用的一种元件，其广泛应用于可编程的集成电路(IC)。 在特定的可编程逻辑器件(PLD)中，例如结构化专用集成电路(ASIC)，反熔丝用于构成其 中的逻辑电路，并创建来自标准IC设计的可定制设计方法。在可编程只读存储器中，每条 位线包含熔丝和反熔丝，通过触发熔丝和反熔丝中的一个来进行编程操。
8、作，所述编程是永 久且不可逆的。 0003 反熔丝的初始状态是非导通的且具有很大的阻抗，当施加于其的电压超过一定水 平，其创建一永久导通的电流路径。在半导体器件中，反熔丝的一种典型结构是在两个金属 导体构成的电极之间配置一薄阻挡层，所述阻挡层的材料通常为非导通的非晶硅，当一足 够大的电压施加于反熔丝时，所述非晶硅转变为多晶硅，并与所述金属导体一起构成具有 低阻抗且可以导通的合金体；反熔丝的另一种典型结构是钨、钛与硅构成的合金体。 0004 然而，上述两种反熔丝都含有金属层，当一较大的电流流过所述金属层时，极易产 生电迁移现象，使反熔丝不能在预定的工作状态下产生作用，从而影响其可靠性。 0005。
9、 因此，需要提出一种反熔丝元件及其制造方法，以解决上述问题。 发明内容 0006 针对现有技术的不足，本发明提供一种反熔丝元件的制造方法，包括：提供半导体 衬底，在所述半导体衬底上形成有栅极结构，所述栅极结构包括自下而上依次层叠的栅极 介电层和栅极材料层；在所述栅极结构的两侧所暴露的所述半导体衬底中形成一n型轻掺 杂漏区域及一掺杂铟的袋状注入区。 0007 进一步，所述半导体衬底和栅极材料层分别构成所述反熔丝元件的两个端子电 极。 0008 进一步，在初始状态，所述栅极介电层将所述半导体衬底与所述栅极材料层隔离 开来，所述反熔丝元件处于非导通状态。 0009 进一步，当所述半导体衬底和栅极材料。
10、层之间施加一预定电压时，所述栅极介电 层被击穿，所述反熔丝元件处于导通状态。 0010 进一步，通过调整所述掺杂铟的注入能量可以控制所述预定电压的大小。 0011 进一步，所述预定电压为所述栅极介电层的击穿电压。 0012 进一步，采用离子注入工艺形成所述掺杂铟的袋状注入区。 0013 进一步，所述离子注入的注入能量为50-80keV。 0014 进一步，所述栅极介电层为氧化物层。 0015 进一步，所述栅极材料层为多晶硅层。 0016 进一步，所述栅极结构在所述半导体衬底上呈直线形排列、方形排列或蛇形排列。 说 明 书CN 103296004 A 2/4页 5 0017 本发明还提供一种反熔。
11、丝元件，包括：形成于半导体衬底上的栅极结构，所述栅极 结构包括自下而上依次层叠的栅极介电层和栅极材料层；形成于所述栅极结构的两侧所暴 露的所述半导体衬底中的n型轻掺杂漏区域及掺杂铟的袋状注入区。 0018 进一步，所述半导体衬底和栅极材料层分别构成所述反熔丝元件的两个端子电 极。 0019 进一步，在初始状态，所述栅极介电层将所述半导体衬底与所述栅极材料层隔离 开来，所述反熔丝元件处于非导通状态。 0020 进一步，当所述半导体衬底和栅极材料层之间施加一预定电压时，所述栅极介电 层被击穿，所述反熔丝元件处于导通状态。 0021 进一步，通过调整所述掺杂铟的注入能量可以控制所述预定电压的大小。 。
12、0022 进一步，所述预定电压为所述栅极介电层的击穿电压。 0023 进一步，所述栅极介电层为氧化物层。 0024 进一步，所述栅极材料层为多晶硅层。 0025 进一步，所述栅极结构在所述半导体衬底上呈直线形排列、方形排列或蛇形排列 0026 根据本发明，可以提高反熔丝元件的可靠性，同时可以根据不同半导体器件的需 要控制反熔丝元件工作时所需要的预定电压。 附图说明 0027 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发 明的实施例及其描述，用来解释本发明的原理。 0028 附图中： 0029 图1A-图1D为本发明提出的反熔丝元件的制造方法的各步骤的示意性剖面图； 0。
13、030 图2为本发明提出的反熔丝元件中的栅极介电层的击穿电压的累计分布图。 具体实施方式 0031 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然 而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以 实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进 行描述。 0032 为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出 的反熔丝元件及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟 习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可 以具有其他实。
14、施方式。 0033 应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所 述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整 体、步骤、操作、元件、组件和/或它们的组合。 0034 下面，参照图1A-图1D来描述本发明提出的反熔丝元件的制造方法的详细步骤。 0035 参照图1A-图1D，其中示出了本发明提出的反熔丝元件的制造方法的各步骤的示 意性剖面图。 说 明 书CN 103296004 A 3/4页 6 0036 首先，如图1A所示，提供半导体衬底100，所述半导体衬底100的构成材料可以采 用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体。
15、上硅(SOI)等。作为示例，在本实施例中， 半导体衬底100选用单晶硅材料构成。在半导体衬底100中形成有隔离结构101，所述隔离 结构101为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。作为示例，在本实 施例中，所述隔离结构101为浅沟槽隔离(STI)结构。形成所述隔离结构101的工艺为本 领域技术人员所熟习，在此不再赘述。 0037 在所述半导体衬底100上形成有栅极结构，作为一个示例，所述栅极结构可包括 自下而上依次层叠的栅极介电层102和栅极材料层103。所述栅极介电层102可包括氧化 物，如，二氧化硅(SiO 2 )层。所述栅极材料层103可包括多晶硅层、金属层、导。
16、电性金属氮 化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可 以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物层可包括氮化钛(TiN)层；导电性金属氧 化物层可包括氧化铱(IrO 2 )层；金属硅化物层可包括硅化钛(TiSi)层。在本实施例中，所 述栅极介电层102为氧化物层，所述栅极材料层103为多晶硅层。形成所述栅极结构的工 艺为本领域技术人员所熟习，在此不再赘述。 0038 接着，如图1B所示，在所述栅极结构的两侧所暴露的半导体衬底100中形成一n 型轻掺杂漏区域104。接下来，在n型轻掺杂漏区域104的旁边形成一重掺杂漏区域105， 其形成工艺可以。
17、采用普通MOS晶体管的源/漏区的形成工艺。 0039 接着，如图1C所示，采用离子注入工艺在所述n型轻掺杂漏区域104的下方形成 一袋状注入区106。所述袋状注入区106中所掺杂的元素为铟，注入能量为50-80keV。 0040 接着，如图1D所示，在所述半导体100和栅极材料层103上形成接触塞(图中未 示出)。接下来，形成互连通道107，其下端与所述接触塞连接，上端与金属互连线连接。 0041 所述半导体衬底100和栅极材料层103分别构成本发明提出的反熔丝元件的两个 端子电极。在初始状态，所述栅极介电层102将半导体衬底100与栅极材料层103隔离开 来，所述反熔丝元件处于非导通状态；当。
18、所述半导体衬底100和栅极材料层103之间施加一 预定电压时，所述栅极介电层102被击穿，所述反熔丝元件处于导通状态。同时，通过所述 掺杂铟的袋状注入区106可以控制所述反熔丝元件中的栅极介电层102的击穿电压，即所 述预定电压。如图2所示，图中的横坐标为所述栅极介电层102的击穿电压Vbd，纵坐标为 所述击穿电压的累计分布函数CDF；形成所述掺杂铟的袋状注入区106时的注入能量越高， 所述击穿电压越小，所述击穿电压的累计分布越靠左。 0042 上述本发明提出的反熔丝元件的制造工艺与传统的半导体器件加工工艺完全兼 容，无需增加额外的工艺，从而可以节约制造成本。根据本发明，可以提高反熔丝元件的可。
19、 靠性，同时可以根据不同半导体器件的需要控制反熔丝元件工作时所需要的预定电压。 0043 在图1D所示出的所述反熔丝元件中，所述半导体衬底100上仅示出一个栅极结 构。在集成电路的布图设计中，所述栅极结构可以呈现不同形状的排列，例如直线形排列、 方形排列或蛇形排列。通过此种分布设计，在制造本发明提出的反熔丝元件时，可以充分利 用硅片的面积，提高包含所述反熔丝元件的集成电路(IC)的集成度。 0044 本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于 举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人 员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的 说 明 书CN 103296004 A 4/4页 7 变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由 附属的权利要求书及其等效范围所界定。 说 明 书CN 103296004 A 1/2页 8 图1A 图1B 图1C 说 明 书 附 图CN 103296004 A 2/2页 9 图1D 图2 说 明 书 附 图CN 103296004 A 。