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1、(10)申请公布号 (43)申请公布日 (21)申请号 201410843506.9(22)申请日 2014.12.30H03L 7/085(2006.01)H03L 7/18(2006.01)(71)申请人 中南民族大学地址 430074 湖北省武汉市洪山区民族大道182 号(72)发明人 陈锟 宁百齐 朱正平 孙奉娄蓝加平 胡连欢 林邓国(74)专利代理机构 北京方圆嘉禾知识产权代理有限公司 11385代理人 董芙蓉(54) 发明名称一种用于 GPS 驯服晶振的数字鉴相器(57) 摘要本发明公开了一种用于 GPS 驯服晶振的数字鉴相器，包括 ：将 GPS 模块输出的 1Hz PPS 信号分。
2、频得到周期为 2N秒的方波脉冲信号的 2N分频器 ；对高低电平脉宽进行计数的高、低电平脉冲宽度计数器；输入连接外部提供的频率锁定使能信号，连接 GPS 并分频 OCXO 时钟输出内部秒脉冲信号的秒脉冲时钟 ；输入内部秒脉冲信号和 GPS 模块输出的 PPS 信号，计数两者间上升沿的时间差，输出相位差计数值的相位差计数器时钟 ；用于实现 OCXO 晶振跟踪 GPS PPS 信号的频率，同时输出频率值和相位误差值的频率计数值锁存器和相位误差值锁存器。本发明便于时序设计，避免了初始相位误差超前滞后模糊的问题，频率和相位测量计数器采用了串行计数器方案，使得计数时钟频率不受计数位数的影响。(51)Int。
3、.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书1页 说明书9页 附图2页(10)申请公布号 CN 104485947 A(43)申请公布日 2015.04.01CN 104485947 A1/1 页21.一种用于GPS驯服晶振的数字鉴相器，其特征在于，所述的用于GPS驯服晶振的数字鉴相器包括锁相环倍频器、2 分频器、高电平脉冲宽度计数器、低电平脉冲宽度计数器、秒脉冲分频计数器、相位差计数器、频率计数值锁存器和相位误差值锁存器 ；锁相环倍频器用于将外部高精度压控恒温晶体振荡器 OCXO 的输出时钟信号的频率进行倍频，倍频后的数字时钟信号连接到鉴相器中所有的计数器的时钟。
4、引脚，作为所有计数器的计数时钟 ；2 分频器连接外部 GPS 接收模块输出的 PPS 秒脉冲信号，输出频率为 2-NHz 的占空比为50的方波脉冲 ；高电平脉冲宽度计数器时钟由锁相环倍频器提供，输入连接 2 分频器的输出，对高电平脉宽进行计数，输出连接频率计数值锁存器 ；低电平脉冲宽度计数器时钟由锁相环倍频器提供，输入连接 2 分频器的输出，对低电平脉宽进行计数，输出连接频率计数值锁存器 ；秒脉冲时钟由锁相环倍频器提供，输入连接外部提供的频率锁定使能信号，连接 GPS模块输出的 PPS 信号，通过分频输出内部秒脉冲信号，连接到相位差计数器的输入端 ；相位差计数器时钟由锁相环倍频器提供，输入内部。
5、秒脉冲信号和 GPS 模块输出的 PPS信号，计数两者间上升沿的时间差，输出相位差计数值，连接到相位误差值锁存器 ；频率计数值锁存器和相位误差值锁存器同时输出频率值和相位误差值，用于实现 OCXO晶振跟踪 GPS PPS 信号的频率，保证本地晶振频率的高精度。2.如权利要求1所述的用于GPS驯服晶振的数字鉴相器，其特征在于，频率计数器和相位计数器同时工作，分别输出频率值和相位差值。3.如权利要求1所述的用于GPS驯服晶振的数字鉴相器，其特征在于，频率计数器由高电平计数器和低电平计数器两部分组成，分时测量方波脉冲的高电平脉宽和电平脉宽。4.如权利要求 1 所述的用于 GPS 驯服晶振的数字鉴相器。
6、，其特征在于，输入到相位计数器的内部秒脉冲信号，有由外部频率锁定信号复位，复位后内部秒脉冲信号相对 GPS PPS信号产生一个固定时间延迟。5.如权利要求1所述的用于GPS驯服晶振的数字鉴相器，其特征在于，所有计数器的时钟都来自于需要跟踪 GPS PPS 的可调晶振时钟 OCXO 时钟信号的倍频信号。6.如权利要求1所述的用于GPS驯服晶振的数字鉴相器，其特征在于，高电平脉冲宽度计数器、低电平脉冲宽度计数器、相位差计数器均采用串行异步计数器电路，输出的计数值必须在计数器暂停计数并延时后读取。权 利 要 求 书CN 104485947 A1/9 页3一种用于 GPS 驯服晶振的数字鉴相器技术领域。
7、0001 本发明属于鉴相装置领域，尤其涉及一种用于 GPS 驯服晶振的数字鉴相器。背景技术0002 数字鉴相器是数字锁相环的必备部件，其基本功能是测量输入时钟信号与基准时钟信号边沿的时间差，反应出其相位差，并根据超前和滞后情况分别输出超前相位值与滞后相位值。常用的数字鉴相器为双 D 触发器鉴相器，输出信号有用脉冲宽度表示相位差的模拟输出方式 ；也有用定时计数器计时边沿时差，输出数字量的数字输出方式 ；计时边沿时差，一般采用高速时钟计数来测量时差，也有采用延迟线电路方法获得更高精度的时差测量能力。0003 鉴相器应用到 GPS 驯服有源晶振电路中，被用于测量来自 GPS 的秒脉冲 (PPS) 信。
8、号和晶振分频后自己产生的 PPS 信号的相位差。但应用到 GPS 驯服有源晶振电路中的现有鉴相器仍然存在以下问题 ：0004 (1) 现有的鉴相器不能直接测量频率偏差，而是通过相位变化差来反应频率偏差，而且现有的相位差仅测量脉冲信号的上升沿或者下级沿，使得频率偏差测量会受到边沿抖动的影响，测量误差增大。0005 (2)GPS 驯服有源晶振应用中为了实现高精度频率输出，用于鉴相的信号需要长的周期 ( 秒级以上 )，导致鉴相采样频率很低。高精度 OCXO 具有高 Q 值 ( 可达 107)，导致压控可调频率范围很窄。以上两项因素会导致锁相环调节速度较慢。而且，由于初始相位的随机性，现有的双 D 触。
9、发器鉴相器初始工作时，存在相位超前和滞后模糊的问题，若出现相位超前、滞后判断错误，会导致系统较长时间无法从失锁状态进入到锁定状态 ( 捕获过程超过十分钟量级以上)。而且以上问题随着OCXO的频率调节范围越窄，控制精度要求越高，捕获耗时也越长。0006 (3) 在 OCXO 跟踪 GPS 模块输出的基准频率信号的过程中，受到空间天气变化和环境干扰等因素，会出现 GPS 模块丢失卫星的情况，这时，来自 GPS 模块的基准频率信号会出现较大扰动和误差。这种情况出现后，系统应该依赖高精度 OCXO 的短时稳定性，而自主开环工作，并同时持续测量两者的频率偏差。单纯依赖测量相位偏差来反应频率偏差的数字鉴相。
10、器，因存在相位 2 模糊的问题，使得当相位偏差过大时，会导致频率偏差计算出现错误。这时需要引入直接频率测量电路实现更稳定的频率偏差跟踪测量。发明内容0007 本发明的目的在于提供一种用于 GPS 驯服晶振的数字鉴相器，旨在解决以下问题：0008 (1) 同时测量 GPS 模块输出的 PPS 信号和本地 PPS 信号间的相位差和频率偏差。0009 (2) 解决初始相位差超前、滞后模糊问题。0010 (3) 考虑到高精度 OCXO 一般都具有较优短时稳定性，和 GPS 系统会受到空间天气说 明 书CN 104485947 A2/9 页4变化和环境干扰而产生扰动的情况，频率测量要具有一定的抗扰动能力。
11、，并在 GPS 模块丢失卫星后，在更宽的频率偏差范围内正确跟踪频率偏差情况，利用准确的频率偏差来修正超过相位测量范围的相位偏差。0011 本发明是这样实现的，一种用于 GPS 驯服晶振的数字鉴相器，它包括锁相环倍频器、2 分频器、高电平脉冲宽度计数器、低电平脉冲宽度计数器、秒脉冲分频计数器、相位差计数器、频率计数值锁存器和相位误差值锁存器 ；0012 锁相环倍频器用于将外部高精度压控恒温晶体振荡器 OCXO 的输出时钟信号的频率进行倍频，倍频后的数字时钟信号连接到鉴相器中所有的计数器的时钟引脚，作为所有计数器的计数时钟 ；0013 2 分频器连接外部 GPS 接收模块输出的 PPS 秒脉冲信号。
12、，输出频率为 2-NHz 的占空比为 50的方波脉冲 ；0014 高电平脉冲宽度计数器时钟由锁相环倍频器提供，输入连接 2 分频器的输出，对高电平脉宽进行计数，输出连接频率计数值锁存器 ；0015 低电平脉冲宽度计数器时钟由锁相环倍频器提供，输入连接 2 分频器的输出，对低电平脉宽进行计数，输出连接频率计数值锁存器 ；0016 秒脉冲时钟由锁相环倍频器提供，输入连接外部提供的频率锁定使能信号，连接GPS 模块输出的 PPS 信号，通过分频输出内部秒脉冲信号，连接到相位差计数器的输入端 ；0017 相位差计数器时钟由锁相环倍频器提供，输入内部秒脉冲信号和 GPS 模块输出的PPS 信号，计数两者。
13、间上升沿的时间差，输出相位差计数值，连接到相位误差值锁存器 ；0018 频率计数值锁存器和相位误差值锁存器同时输出频率值和相位误差值，用于实现OCXO 晶振跟踪 GPS PPS 信号的频率，保证本地晶振频率的高精度。0019 进一步，频率计数器和相位计数器同时工作，分别输出频率值和相位差值。0020 进一步，频率计数器由高电平计数器和低电平计数器两部分组成，分时测量方波脉冲的高电平脉宽和电平脉宽。0021 进一步，输入到相位计数器的内部秒脉冲信号，可有由外部频率锁定信号复位，复位后内部秒脉冲信号相对 GPS PPS 信号产生一个固定时间延迟。0022 进一步，所有计数器的时钟都来自于需要跟踪G。
14、PS PPS的可调晶振时钟OCXO时钟信号的倍频信号。0023 进一步，高电平脉冲宽度计数器、低电平脉冲宽度计数器、相位差计数器均采用串行异步计数器电路，输出的计数值必须在计数器暂停计数并延时后读取。0024 效果汇总0025 本发明的有益效果如下 ：0026 (1) 测量频率偏差值时，通过分频延长被测信号周期方法，分别使用两路高低电平脉冲宽度计数器，通过交替测量分频方波脉冲的高电平脉冲宽度来测量频率偏差，交替测量一方面提高了频率测量抗边沿抖动的能力，同时也使两路计数器交替工作，便于时序设计；0027 (2) 使用该鉴相器的锁相环电路工作时，先利用频率误差实现频率粗调，待频率误差下降到一定值时。
15、，利用频率锁定信号将内部PPS信号和外部GPS PPS信号同步，实现相位误差输出。由于频率误差一开始就可以正确输出，捕获过程利用频率误差工作，就避免了初说 明 书CN 104485947 A3/9 页5始相位误差超前滞后模糊的问题。提高了整个锁相环的锁定速度。0028 (3) 锁定阶段，能同时输出准确的频率偏差值和相位偏差值 ；0029 (4) 频率和相位测量计数器采用了串行计数器方案，使得计数时钟频率不受计数位数的影响，理论上可通过延长输入基准频率信号的周期，同时延长计数器位数来无限提高鉴相精度 ；0030 (5) 该鉴相器可以在可编程数字逻辑器件 ( 例如 FPGA) 中实现，且输入，输出。
16、均为数字量，便于构成用于 GPS 驯服晶振的全数字锁相环电路，电路简单，便于集成。附图说明0031 图 1 是本发明实施例提供的用于 GPS 驯服晶振的数字鉴相器的电路结构及连接图；0032 图 2 是本发明实施例提供的 2 分频电路结构与连接图 ；0033 图 3 是本发明实施例提供的 FPGA 内部集成的锁相环，输入压控恒温晶振频率时钟，倍频后为所有计数器提供高速时钟 ；0034 图4是本发明实施例提供的上升沿延迟触发电路1，2，3，4，5，6，7的电路结构及连接图 ；0035 图 5 是本发明实施例提供的高电平计数器 1，低电平计数器 2，相位差计数器 1 的电路结构及连接图。具体实施方。
17、式0036 为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。0037 本发明将 OCXO 的输出时钟脉冲频率信号 ( 高频 ) 代替内部 PPS 信号直接输入到鉴相器中，利用该高频时钟对 GPS 模块输出的 PPS 信号进行测量。并同时输出频率差值和相位差值。0038 频率测量的基本原理是利用高频时钟对秒脉冲周期进行计数，计数值即频率值，与 1Hz 对应的固定值做差即为频率差值。为了提高频率测量精度，OCXO 输入的高频时钟可以通过一个内部锁相环电路进行倍频 ；GPS 模块。
18、输出的 PPS 信号要先经过分频后再进行频率测量，例如实例图 1 中串联了 4 个 2 分频电路，通过分频电路后，1Hz 信号被分频为0.0625Hz，若设内部计时时钟频率为200MHz，则频率测量精度可达10-9。利用测量脉冲周期的方法来测量频率，具有较好的扰动抑制能力，为了进一步抑制边沿抖动，频率测量电路中有两个计数器并行工作，一个测量周期信号中的高电平脉宽，一个测量周期信号中的低电平脉宽，两个计数器交替工作，配合后续的低通滤波器，能较好的抑制边沿的抖动。0039 相位测量的基本原理是将内部高频时钟分频得到内部 PPS 信号，测量内部 PPS 信号上升沿和外部 PPS 信号上升沿的时差，利。
19、用内部高速计数器计数上升沿时差的时间长度，然后输出数值表示相位差，为了防止相位差出现负值，产生内部 PPS 信号的分频电路在初始复位时，以 GPS 的 PPS 信号上升沿为起点，延时一段时间后再工作，便保证了内部 PPS信号的上升沿固定延时外部 PPS 信号一段时长，使得相位偏差值始终为正值，将该值减去说 明 书CN 104485947 A4/9 页6一个固定延时对应的固定相位值后，便可以转换为带正负符号的相位差。设内部时钟频率为 200MHz，则秒脉冲的相位测量精度可以到 1.810-6。相位差测量电路，除了输入内部高频时钟，外部 PPS 信号，还接收频率锁定信号，当初次频率锁定后可复位相位。
20、测量电路，复位相位测量电路使得内部PPS信号与GPS PPS信号同步，即复位后相位差被清零。在GPS PPS 信号锁定有源晶振的过程中，数字锁相环先单纯根据频率偏差实现频率锁定，频率锁定后复位相位测量电路后，再进入锁相控制状态。这种由锁频过渡到锁相的方法，有效地避免了单纯锁相环控制中出现相位超前滞后模糊的问题。0040 鉴相器频率差和相位差的测量精度主要取决于计数器的时钟频率，时钟频率越高精度越高，但由于来自 GPS 的秒脉冲被分频后周期较长，因此当计数时钟频率较高时，需要大容量的计数器 ( 计数器位数 32 位以上 )。现有的脉宽测量都普遍采用了同步计数器，即计数器中用于锁存每位数值的触发器。
21、都使用统一的时钟，同步刷新，并使用统一的进位逻辑传播网络并行计算计数值的每一位数据。同步计数器的优点保证了并行输出的计数值的同步更新。但进位逻辑传播网络的延时随着计数位数的增加而延长，给计数时钟频率带来了极大的限制，当增加计数位数时，必须调低计数时钟频率。本发明中的鉴相器中的测量频率和相位差的计数器都被设计成了分时段工作，即计数工作一段时间，暂停一段时间，并且计数时不读取计数值，读取计数值时不计数，所以采用计数器采用了串行计数器方案。串行计数器方案中锁存计数值的触发器不使用同一个时钟，而是高位触发器时钟来自于低位触发器的状态输出，所以计数时钟频率只受第 0 位单触发器延时的限制，而不受计数器位。
22、数限制，能够在大容量，长位数的条件下，工作在更高的时钟频率。0041 实施例一0042 图 1 是本专利的电路结构及连接图，输入端为 3 路，第 1 路信号为来自 GPS 模块的PPS信号，第2路信号为来自OCXO的高频时钟信号，第3路信号为来自锁相环输出的频率粗调锁定状态信号。输出端为 2 路，第 1 路为数字量频率值输出，第 2 路为数字量相位差值输出。0043 鉴相器可分为两部分，图 1 中上半部分为频率测量电路，下半部分为相位测量电路。其中频率测量电路的连接和工作描述如下 ：外部输入GPS_PPS信号的引脚连接到2分频电路 1 输入端，2 分频电路起两个作用，第一个作用是将外部 PPS。
23、 信号转换为占空比为 50的方波脉冲信号，第二个作用是延长输入秒脉冲的周期，以提高频率测量精度。本实例串联了 4 个 2 分频电路，其中 2 分频电路 1 的输出连接到 2 分频电路 2 的输入，2 分频电路 2 的输出连接到 2 分频电路 3 的输入，2 分频电路 3 的输出连接到 2 分频电路 4 的输入。2 分频电路串联级数取决于频率测量精度的需求，可用公式 (1) 表示 ：0044 0045 式中 N 为串联级数，fclk为内部计时时钟频率，若取 fclk 200MHz，N 4，频率分辨率 R 6.2510-10。可分辨出内部 200MHz 频率中 0.125Hz 的频率偏差。0046。
24、 外部OCXO时钟信号输入计数时钟信号Clock。该计数时钟信号Clock即为数字锁相环要调节的本地时钟信号。该时钟输入信号连接到内部倍频锁相环中，内部倍频锁相环的输入连接 OCXO 输出的时钟频率信号，输出内部高速时钟 fclk信号。内部锁相环的目的是将输入时钟进行倍频，倍频后的时钟信号 fclk可以提高计时精度。图 1 中的整个实例电路说 明 书CN 104485947 A5/9 页7都在 ALTERA 公司的 FPGA 芯片 EP4CE6E22C8N 上实现，实例中使用了 EP4CE6E22C8N 芯片内置的锁相环电路，若Clock的频率为10MHz，内部锁相环的倍频倍数为20，则fcl。
25、k200MHz。输出 fclk信号与 2 分频电路 4 输出的分频秒脉冲连接到与门 1 的输入，实现逻辑与功能，输出信号中 fclk脉冲信号只有在分频脉冲为高电平期间才有效。0047 与门 1 的输出连接到高电平计数器 1 的时钟输入端，用于驱动高电平计数器 1 计数。2 分频电路 4 输出的分频秒脉冲还连接到非门 1，非门 1 输出连接到上升沿延迟触发电路 1 输入。上升沿延迟触发电路 1 的作用是将非门 1 输出的分频秒脉冲延时固定时间后输出，上升沿延迟触发电路 1 的输出连接到高电平计数器 1 的异步复位端。上升沿延迟触发电路 1 的延时固定时间 Td1需满足 ：Td1 10s，Td1 。
26、1s。实例一中取 Td1 2ms。非门 1输出同时连接到上升沿延迟触发电路 2 的输入，上升沿延迟触发电路 2 的作用与上升沿延迟触发电路1的作用完全相同，只是延迟时间长度不同，上升沿延迟触发电路2的延迟时间固定为 Td2，需满足 ：Td2Td1，Td2 10s，Td2 1s。实例一中取 Td2 1ms。这里使用两个延迟触发电路的目的是用于控制高电平计数器 1 的工作状态切换，非门 1 将分频秒脉冲的下降沿变为上升沿，当非门 1 输出上升沿时，表示分频秒脉冲的高电平已经结束，即高电平计数器1的计时过程已结束，可以输出计数值，延时Td2时间后，上升沿延迟触发电路2输出使能信号，通过或门 1 后将。
27、高电平计数器 1 输出的计数值锁存到频率计数值锁存器 1 中 ；同时，非门1输出的上升沿，延时Td1时间后，将高电平计数器1复位清零，准备下一次计数。Td2Td1是因为高电平计数器 1 必须在输出值锁存到外部锁存器后才能将自身复位。否则复位将导致计数结果丢失。0048 高电平计数器 1 的输出并未直接连接到频率计数值锁存器 1，而是连接到两路复用器 1 的一路输入，两路复用器 1 的另一路输入来自低电平计数器 1，这样高电平计数器 1和低电平计数器 1 交替工作，分别测量高电平脉冲宽度和低电平脉冲宽度，统一通过频率计数值锁存器 1 输出。这种高低电平交替测量的方式，结合后续的数字滤波器，能较好。
28、的抑制边沿抖动带来的频率误差。0049 2 分频电路 4 输出的分频秒脉冲，除了连接上述的与门 1 和非门 1，还同时连接到非门 2 和上升沿延迟触发电路 3，上升沿延迟触发电路 4。非门 2 的输出连接到与门 2，与门 2 的功能和与门 1 的功能相同，只是由于分频秒脉冲是经过非门 2 取反后接入与门 2，所以，与门 1 的功能是在分频秒脉冲为高时输出 fclk，而与门 2 的功能是在分频秒脉冲为低时输出 fclk，与门 2 的输出连接到低电平计数器 1 的时钟输入端，使得低电平计数器 1 能够对分频秒脉冲的低电平宽度进行计时。0050 上升沿延迟触发电路 3 的功能与上升沿延迟触发电路 1。
29、 的功能相同，延迟时间也为Td1，实例一中取 2ms。区别在于，上升沿延迟触发电路 1 通过非门 1 连接分频秒脉冲，是对分频秒脉冲的下降沿延时输出，而上升沿延迟触发电路 3 是直接对分频秒脉冲的上升沿延时输出。上升沿延迟触发电路4与上升沿延迟触发电路2的功能相同，延迟时间也为Td2，实例一中取 1ms。上升沿延迟触发电路 4 直接对分频秒脉冲的上升沿延时输出。0051 上升沿延迟触发电路 3 输出连接到低电平计数器 1 的异步复位端，当分频秒脉冲跳高后延时Td1时间后，复位低电平计数器1，为下次测量做准备。上升沿延迟触发电路4输出经过或门 1 后连接到频率计数值锁存器 1，当分频秒脉冲跳高后。
30、延时 Td2时间后，将低电平计数器 1 测量得到的计数值锁存到频率计数值锁存器 1 中。由于 Td2Td1，所以先锁存，说 明 书CN 104485947 A6/9 页8后清零。0052 实例一中 fclk 200MHz。被 4 级 2 分频电路分频后的秒脉冲中高电平和低电平宽度为 8 秒，所以计数器的容量需大于 1.6109，实例一中高电平计数器 1 和低电平计数器 1的位数都设定为 32 位。因此频率计数锁存器 1 的位宽也为 32 位。最终的频率测量值从频率计数值锁存器 1 中输出，锁存器中的值每隔 8 秒刷新 1 次，刷新时刻为 16 分频后的秒脉冲的上升沿和下降沿后延时 Td2时长的。
31、时刻。使用时要注意与 GPS PPS 信号同步读取频率计数值锁存器 1，并避开数据刷新时刻。0053 鉴相器的第二部分，即图1中下半部分的相位误差测量电路，实现内部PPS信号和外部 GPS PPS 信号间的相位误差测量。经 FPGA 内部锁相环倍频输出的 fclk，连接到分频计数器 1 的时钟输入端，实例一中 fclk 200MHz，分频计数器 1 的分频比为 2108，分频后输出频率为1Hz的内部PPS信号，相位误差测量电路的工作原理便是测量内部PPS信号和GPS PPS 信号之间的相位差，整个锁相环的控制目标就是实现这两路信号之间的上升沿同步。0054 外部输入的 GPS PPS 信号连接。
32、到上升沿延迟触发电路 7 的输入端，实现 GPS PPS信号的延迟输出，延迟时间为 Td3，实例一中取 Td3100s。这里之所以将外部 GPS PPS 上升沿延迟时间 Td3，是为了使内部 PPS 信号的上升沿相比 GPS PPS 有意延迟一段时间，以保证在整个相位抖动和偏移的过程，始终保证内部 PPS 上升沿时刻滞后外部 GPS PPS 信号上升沿，即相位差始终为正值 ( 一般情况下相位抖动和偏移不超过 10s，延迟 100s 保证内部 PPS 始终滞后 )，以便于使用与门 3 输出的脉冲信号宽度表示相位差。上升沿延迟触发电路 7 的的使能端连接外部输入的频率锁定信号，当频率锁定信号有效时。
33、，才进行 GPS PPS信号的延迟输出。输出信号连接到分频计数器 1 的异步复位端，使分频计数器 1 清零。使能端的作用使得内部 PPS 信号与外部 GPS PPS 的同步只发生在频率锁定的时刻，同步后内部 PPS 信号的初始上升沿滞后外部 GPS PPS 信号 100s，即相位误差值的初始值被强制设置为 100s。0055 与门3的输入端分别连接外部GPS PPS信号和内部PPS信号，当外部GPS PPS为高电平，内部 PPS 信号为低电平时，输出高电平脉冲信号，脉冲宽度即反应两信号的相位差。与门 3 的输出端连接到与门 4 的输入端，与门 4 的另一个输入端是计数时钟信号 fclk，与 门。
34、4输出端连接到相位差计数器1的时钟输入端，相位差计数器1的作用是测量与门3输出的脉冲宽度，将相位差脉冲宽度转换为数字量。设相位差为 100s，fclk 200MHz，则相位差计数器 1 的输出数字量应该为 20000。0056 上升沿延迟触发电路 5 的功能与上升沿延迟触发电路 3 的功能相同，延迟时间也为Td1，实例一中取 2ms。上升沿延迟触发电路 6 与上升沿延迟触发电路 4 的功能相同，延迟时间也为 Td2，实例一中取 1ms。区别在于，上升沿延迟触发电路 5 和 6 的输入端都是连接与门 3 输出端，是对 GPS PPS 信号上升沿的延时输出。每秒工作一次。上升沿延迟触发电路3 和 。
35、4 的输入端连接的是分频后的 GPS PPS 信号。每 16 秒工作一次。0057 上升沿延迟触发电路 5 输出连接到相位差计数器 1 的异步复位端，当 GPS PPS 秒脉冲跳高后延时 Td1时间后，复位相位差计数器 1，为下次测量做准备。上升沿延迟触发电路 6 输出连接到相位误差值锁存器 1，当 GPS PPS 秒脉冲跳高后延时 Td2时间后，将相位差计数器 1 测量得到的计数值锁存到相位误差值锁存器 1 中。由于 Td2Td1，所以先锁存，后清零。说 明 书CN 104485947 A7/9 页90058 实例一中 fclk 200MHz。频率锁定后，内部 PPS 的相位初始误差为 10。
36、0s，即相位误差初始值为20000，相位差计数器1的位数为16位，相位误差输出数字量的取值范围为0 65535，扣除初始相位值 20000，对应相位差值为 -20000 45535，因此相位误差值锁存器 1 的位宽也为 16 位。最终的相位误差值从相位误差值锁存器 1 中输出，锁存器中的值每隔 1 秒刷新 1 次，刷新时刻为 GPS PPS 秒脉冲的上升沿延时 Td2时长的时刻。使用时要注意与 GPS PPS 信号同步读取相位误差值锁存器 1，并避开数据刷新时刻。0059 图 1 中 2 分频电路 1，2，3，4 都为同一种电路，具体电路连接见图 2，采用 D 触发器实现，输出时钟频率为输入的。
37、 1/2，占空比为 50，通过级联 N 级，实现 2N倍分频。0060 图 1 中 FPGA 内部锁相环倍频电路使用 EP4CE6E22C8N 内部提供的集成锁相环，硬件描述语言的调用代码使用 QUARUS-II 提供的 alt_pll 模块。实例一中输入的压控晶振基准频率为 10MHz(10Hz 可调 )，集成锁相环倍频 20 倍后输出，输出用作计数器时钟的时钟频率为 200MHz，电路连接图见图 3。0061 图 1 中的上升沿延迟触发电路 1，234567 都为同一种电路，具体电路结构与连接关系见图 4 所示。该电路用于实现输入上升沿触发信号根据预先设置的延时时长，延时一段时间后输出。输。
38、入触发信号连接到 D 触发器 1 的时钟端口，同时 D 触发器 1 的时钟使能端 (ENA 端 ) 连接到触发使能输入端，只有触发使能端等于 1 时 D 触发器 1 时钟端才能接收时钟信号，实现状态翻转。D 触发器 1 的数据端口 D 端口连接高电平，当触发使能为高电平时，若触发信号接收到上升沿信号时，将使 D 触发器的状态端口 Q 端口输出高电平，锁存输入的上升沿触发信号，D 触发器 1 的状态端口 Q 端口锁存的高电平信号只有在 D 触发器的清零端 CLR 端口被置 1 时，才被清零。D 触发器 1 的 Q 端口同时连接到 2 路选择开关mux1 的选择端口 SEL 端和 mux3 的 S。
39、EL 端。0062 mux1 为 2 路总线选择开关，总线位数由计数器位数决定，实例一采用总线位数为16 位。当 SEL 端口输入 1 时，mux1 的输出连接到总线加法器的输出端口，当 SEL 端口为 1时，mux1 的输出连接到 16 位常数 0。0063 为 mux1 提供数据的总线加法器的输入为两路总线，一路连接到 n 位寄存器输出，一路连接 16 位常数 1。加法器的实现 n 位寄存器输出值和 1 相加，从而实现加 1 计数。0064 n 位寄存器的输入连接到 mux1 的输出，n 位寄存器实际由 n 个 D 触发器构成，n 位寄存器的时钟信号连接到外部计数时钟，n 位寄存器的输出端。
40、口 D 端口连接到加法器的一路输入。并连接到等于判决器的一路输入。0065 n 位总线的 mux1，加法器和 n 位寄存器构成一个可复位的加 1 计数器，当 mux1 的SEL 端口为低电平时，n 位寄存器输出常量 0，当 mux1 的 SEL 端口为高电平，n 位寄存器输出的 n 位数据每过一个计数时钟周期加 1，实现加 1 计数功能。n 位寄存器的输出连接到等于判决器。等于判决器的另一个输入连接外部输入的延时计数值，当 n 位寄存器输出计数值与外部设定的延时计数值相等时，等于判决器输出高电平，否则输出低电平。0066 等于判决器的输出连接到 mux2 的 SEL 端，mux2 的 0 端口。
41、连接 D 触发器 2 的输出Q 端口，mux2 的 1 端口连接高电平，mux2 的输出连接到 mux3 的 0 端口，mux3 的 1 端口连接低电平，mux3 的输出连接到 D 触发器 2 的数据输入端 D 端口，D 触发器 2 的时钟连接外部输入的计数时钟，D 触发器 2 的输出为延时后的上升沿触发输出。0067 当外部上升沿触发信号到来前，D 触发器 1 输出低电平，mux3 将 1 端口连接的低电说 明 书CN 104485947 A8/9 页10平输出，使 D 触发器 2 始终输出低电平，整个电路处于等待触发状态。当外部上升沿触发信号到来后，D 触发器 1 输出高电平，mux3 将。
42、 0 端口连接到 D 触发器 2 的输入端 D 端口，如果n 位寄存器的值不等于设定的延时计数值，等于判决器输出低电平，D 触发器 2 的输出 Q 端口通过 mux2 和 mux3 自己锁定，保持低电平输出。随着加 1 计数不断累加，当 n 位寄存器的值加到等于设定的延时计数值时，等于判决器输出高电平，mux2 将连接到 1 端口的高电平通过 mux3 输出到 D 触发器 2，引起 D 触发器 2 的 Q 端口的跳变，输出被延时后的上升沿。同时输出的上升沿信号连接到 D 触发器 1 的复位端，使 D 触发器 1 的 Q 输出端清零，使得 mux3强制输出低电平，D 触发器 2 随后的时钟驱动下。
43、也清零，重回到等待状态。0068 图 4 描述的上升沿延迟触发电路的计数时钟输入引脚，可以使用 fclk时钟，也可以降低速度，使用fclk时钟的分频时钟，因为该电路并不需要与高低电平计数器和相位计数器工作在同一速度，且延时触发电路的延时精度并不影响测量精度，实例一中计数时钟采用了fclk时钟的 32 分频，频率为 6.25MHz。0069 图 1 中的高电平计数器 1，低电平计数器 1 和相位差计数器 1 都为同一种电路，具体电路结构与连接关系见图 5 所示。图 5 给出了一个 32 位串行计数器电路结构。计数工作原理为串行方式工作，计数时序逻辑为 ：0070 0071 外部输入的计数时钟连接。
44、到T触发器0的时钟引脚，上升沿有效，当外部计数时钟产生上升沿时，T 触发器 0 输出端 Q 反转，即 Q0 端同时输出计数值的第 0 位 b0，T触发器0的 输出端连接到 T 触发器 1 的时钟引脚，当 T 触发器 0 的 端产生上升沿时，T 触发器 1 输出端 Q 反转，即 Q1 端同时输出计数值的第 1 位 b1。以此类推，T 触发器 n-1 的 输出端连接到 T 触发器 n 时钟引脚，当 T 触发器 n-1 的 端产生上升沿时，T触发器 n 输出端 Q 反转，即 T 触发器 n 的 Qn 端输出计数值的第 n 位 bn。使用串行计数器计数时钟的频率极限只受最低位的 T 触发器 0 的保持与延时时长影响，而不受计数器位数的影响。对于大容量长位数的串行计数器，由于高位数据相比低位数据产生了较大的延时，若计数过程中读取瞬时计数值则不能读到正确的计数值计数值中高位数据为错误数值。本专利中的计数器都采用了分时方式工作，即计数器在计数工作时不读取计数值，要等到计数时钟清零，计数暂停后，再延时 ms 级时长，等待计数器的高位计数值已经稳说 明 书CN 104485947 A。