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1、10申请公布号CN104205342A43申请公布日20141210CN104205342A21申请号201380014950322申请日2013020461/613,63020120321US13/754,29320130130USH01L29/788200601H01L21/764200601H01L29/792200601H01L27/115200601G11C16/04200601H01L29/6620060171申请人桑迪士克科技股份有限公司地址美国得克萨斯州72发明人J阿尔斯梅尔RS马卡拉X科斯塔Y张74专利代理机构北京市柳沈律师事务所11105代理人邱军54发明名称小型三维垂直N。
2、AND及其制造方法57摘要一种NAND装置，至少具有垂直NAND串180的3X3子阵列，其中控制栅极电极3，3A，3B，3AL，3AR在子阵列中是连续的并且在子阵列中没有气隙或电介质填充的沟槽。气隙或电介质填充沟槽53，63将NAND的下选择栅极51和上选择栅极61分别与在相同子阵列中的相邻NAND串的相应的选择栅极分开。气隙或电介质填充沟槽81可以分开整个NAND串阵列的不同的子阵列块。NAND装置通过以下方式形成首先形成具有分开的下选择栅极51的下选择栅极层，然后形成包含多个NAND串部分的多个存储装置层级，并且然后存储装置层级之上形成具有分开的上选择栅极61的上选择栅极层级60，多个NA。
3、ND串部分包括连续的网状控制栅极电极3。30优先权数据85PCT国际申请进入国家阶段日2014091886PCT国际申请的申请数据PCT/US2013/0246382013020487PCT国际申请的公布数据WO2013/141968EN2013092651INTCL权利要求书7页说明书12页附图29页19中华人民共和国国家知识产权局12发明专利申请权利要求书7页说明书12页附图29页10申请公布号CN104205342ACN104205342A1/7页21一种NAND装置，包括垂直NAND串的阵列，其中，每个NAND串包括半导体沟道，隧道电介质设置为邻近该半导体沟道，电荷存储区域设置为邻近该。
4、隧道电介质，并且阻挡电介质设置为邻近该电荷存储区域；该半导体沟道的至少一个端部大体上垂直于衬底的主表面延伸；并且该阵列至少包括NAND串的3X3阵列；多个控制栅极电极，具有网状，大体上平行于该衬底的该主表面延伸，其中该多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极以及位于第二装置层级中的第二控制栅极电极，该第二装置层级位于该衬底的该主表面之上以及该第一装置层级之下，其中，该第一控制栅极电极和该第二控制栅极电极在该阵列中是连续的。2根据权利要求1所述的装置，其中该第一控制栅极电极和该第二控制栅极电极在该阵列中没有气隙或电介质填充的沟槽。3根据权利要求1所述的装置，其中，每个半导体沟。
5、道为柱形；并且该整体柱形半导体沟道大体上垂直于该衬底的该主表面延伸。4根据权利要求1所述的装置，其中该阵列中的每个NAND串还包括源极或漏极电极中的一个，其从上方与该柱形半导体沟道接触；以及源极或漏极电极中的另一个，其从下方与该柱形半导体沟道接触。5根据权利要求4所述的装置，其中该阵列中的每个NAND串还包括上选择栅极电极，其设置为邻近该第一控制栅极电极和该第二控制栅极电极之上的该柱形半导体沟道的上部分；以及下选择栅极电极，其设置为邻近该第一控制栅极电极和该第二控制栅极电极之下的该柱形半导体沟道的下部分。6根据权利要求5所述的装置，其中，该阵列中的每个上选择栅极电极与相邻的上选择栅极电极通过气。
6、隙或电介质填充的沟槽分开；并且该阵列中中的每个下选择栅极电极与相邻的下选择栅极电极通过气隙或电介质填充的沟槽分开。7根据权利要求6所述的装置，其中，每个半导体沟道包括邻近该上选择栅极电极的第一部分、邻近该下选择栅极电极的第二部分、位于该第一部分和该第二部分之间的该第一装置层级和该第二装置层级中的第三部分、以及位于该第二部分和该第三部分之间的落地焊盘部分；该第三部分比该第一部分和该第二部分具有更大的直径或宽度；并且该落地焊盘部分比该第二部分和该第三部分具有更大的直径或宽度。8根据权利要求7所述的装置，其中，该半导体沟道包括实心柱形沟道或空心圆柱形沟道；该隧道电介质包括围绕该半导体沟道的圆柱；该电。
7、荷存储区域包括围绕该隧道电介质的圆柱；权利要求书CN104205342A2/7页3该阻挡电介质包括围绕该电荷存储区域的圆柱；并且该第一控制栅极电极和该第二控制栅极电极围绕每个NAND串中的该阻挡电介质。9根据权利要求8所述的装置，其中该电荷存储区域包括多个垂直地分开的浮置栅极或电介质电荷存储层。10根据权利要求8所述的装置，其中，每个NAND串中的该隧道电介质、该电荷存储区域和该阻挡电介质包括存储膜；并且该阵列中的该半导体沟道和存储膜大体上排列为六边形图案，该六边形图案包括中间半导体沟道和存储膜单元，其由六个其它半导体沟道和存储膜单元围绕，所述六个其它半导体沟道和存储膜单元大体上排列为围绕该中。
8、间半导体沟道和存储膜单元的六边形布局。11根据权利要求1所述的装置，其中，该阵列包括至少4X6阵列；并且该阵列中的该第一控制栅极电极和该第二控制栅极电极通过气隙或电介质填充的沟槽与相邻阵列中的相应的第一控制栅极电极和第二控制栅极电极分开。12根据权利要求11所述的装置，还包括局域互连，延伸穿过该电介质填充的沟槽以接触位于该阵列之下的下电极。13一种NAND装置，包括垂直NAND串的阵列，其中，每个NAND串包括半导体沟道，设置为邻近该半导体沟道的隧道电介质，设置为邻近该隧道电介质的电荷存储区域，以及设置为邻近该电荷存储区域的阻挡电介质；该半导体沟道的至少一个端部大体上垂直于衬底的主表面延伸；并。
9、且该阵列至少包括NAND串的3X3阵列；多个控制栅极电极，具有网状，大体上平行于该衬底的该主表面延伸，其中该多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极以及位于第二装置层级中的第二控制栅极电极，该第二装置层级位于该衬底的该主表面之上并且位于该第一装置层级之下，其中，该第一控制栅极电极和该第二控制栅极电极在该阵列中没有气隙或电介质填充的沟槽。14根据权利要求13所述的装置，其中该第一控制栅极电极和该第二控制栅极电极在该阵列中是连续的。15根据权利要求13所述的装置，其中，每个半导体沟道为柱形；并且整体柱形的半导体沟道大体上垂直于该衬底的该主表面延伸。16根据权利要求13所述的装置。
10、，其中该阵列中的每个NAND串还包括源极或漏极电极中的一个，其从上方与该柱形半导体沟道接触；以及源极或漏极电极中的另一个，其从下方与该柱形半导体沟道接触。17根据权利要求16所述的装置，其中该阵列中的每个NAND串还包括上选择栅极电极，其设置为邻近该第一控制栅极电极和该第二控制栅极电极之上的该柱形半导体沟道的上部分；以及下选择栅极电极，其设置为邻近该第一控制栅极电极和该第二控制栅极电极之下的该权利要求书CN104205342A3/7页4柱形半导体沟道的下部分。18根据权利要求17所述的装置，其中，该阵列中的每个上选择栅极电极与相邻的上选择栅极电极通过气隙或电介质填充的沟槽分开；并且该阵列中的每。
11、个下选择栅极电极与相邻的下选择栅极电极通过气隙或电介质填充的沟槽分开。19根据权利要求18所述的装置，其中，每个半导体沟道包括邻近该上选择栅极电极的第一部分、邻近该下选择栅极电极的第二部分、位于该第一部分和第二部分之间的该第一装置层级和该第二装置层级中的第三部分、以及位于该第二部分和该第三部分之间的落地焊盘部分；该第三部分比该第一部分和该第二部分具有更大的直径或宽度；并且该落地焊盘部分比该第二部分和该第三部分具有更大的直径或宽度。20根据权利要求19所述的装置，其中，该半导体沟道包括实心柱形沟道或空心圆柱形沟道；该隧道电介质包括围绕该半导体沟道的圆柱；该电荷存储区域包括围绕该隧道电介质的圆柱；。
12、该阻挡电介质包括围绕该电荷存储区域的圆柱；并且该第一控制栅极电极和该第二控制栅极电极包括金属控制栅极电极，在每个NAND串中围绕该阻挡电介质。21根据权利要求20所述的装置，其中该电荷存储区域包括多个垂直地分开的浮置栅极或电介质电荷存储层。22根据权利要求20所述的装置，其中，每个NAND串中的该隧道电介质、该电荷存储区域和该阻挡电介质包括存储膜；并且该阵列中的该半导体沟道和存储膜大体上排列为六边形图案，该六边形图案包括中间半导体沟道和存储膜单元，其由六个其它半导体沟道和存储膜单元围绕，所述六个其它半导体沟道和存储膜单元大体上排列为围绕该中间半导体沟道和存储膜单元的六边形布局。23根据权利要求。
13、13所述的装置，其中，该阵列包括至少4X6阵列；并且该阵列中的该第一控制栅极电极和该第二控制栅极电极通过气隙或电介质填充的沟槽与相邻阵列中的相应的第一控制栅极电极和第二控制栅极电极分开。24根据权利要求23所述的装置，还包括局域互连，延伸穿过该电介质填充的沟槽以接触位于该阵列之下的下电极。25一种单片三维垂直NAND串阵列的制造方法，包括在衬底上形成下选择栅极层级，该下选择栅极层级包括多个半导体沟道的下部分，多个下源极或漏极电极，每个下源极或漏极电极电连接至该多个半导体沟道的下部分的每一个，以及多个下选择栅极电极，每个下选择栅极电极设置为邻近与每个半导体沟道的该下部分接触的栅极电介质；在形成下。
14、选择栅极层的步骤后，在该下选择栅极层级上形成多个存储装置层级，其中该存储装置层级包括多个NAND串部分；以及权利要求书CN104205342A4/7页5在该多个存储装置层级上形成上选择栅极层级，该上选择栅极层级包括多个半导体沟道的上部分，多个上源极或漏极电极，每个上源极或漏极电极电连接至该半导体沟道的该多个上部分的每一个，以及多个上选择栅极电极，每个上选择栅极电极设置为邻近与每个半导体沟道的该上部分接触的栅极电介质。26根据权利要求25所述的方法，其中该多个存储装置层级包括垂直NAND串的阵列，其中，每个NAND串包括中间半导体沟道部分，隧道电介质设置为邻近该中间半导体沟道部分，电荷存储区域设。
15、置为邻近该隧道电介质，以及阻挡电介质设置为邻近该电荷存储区域；该中间半导体沟道大体上垂直于该衬底的主表面延伸；并且该阵列至少包括NAND串的3X3阵列；以及多个控制栅极电极，具有网状，大体上平行于该衬底的该主表面延伸，其中该多个控制栅极电极至少包括位于第一装置层级中的第一控制栅极电极以及位于第二装置层级中的第二控制栅极电极，该第二装置层级位于该衬底的该主表面之上并且位于该第一装置层级之下。27根据权利要求26所述的方法，其中，该第一控制栅极电极和该第二控制栅极电极在该阵列中是连续的；并且该第一控制栅极电极和该第二控制栅极电极在该阵列中没有气隙或电介质填充的沟槽。28根据权利要求27所述的方法，。
16、还包括在形成该下选择栅极层级的步骤中，通过气隙或电介质填充的沟槽将该阵列中的每个下选择栅极电极与相邻的下选择栅极电极分开；以及在形成该下选择栅极层级的步骤中，通过气隙或电介质填充的沟槽将该阵列中的每个上选择栅极电极与相邻的上选择栅极电极分开。29根据权利要求26所述的方法，还包括在暴露在该下选择栅极层级中的该电介质填充的沟槽中的该多个半导体沟道的下部分的每一个上外延生长半导体落地焊盘，使得该落地焊盘具有比在下面的该沟道的下部分更大的宽度或直径；以及在每个落地焊盘上堆叠并构造该中间半导体沟道部分。30根据权利要求29所述的方法，其中形成多个存储装置层级包括在该落地焊盘和该下选择栅极层级之上形成第。
17、一材料和第二材料的交替层的堆叠，其中该第一材料包括电绝缘材料并且该第二材料包括牺牲材料；刻蚀该堆叠以在该堆叠中形成多个存储开口；在该存储开口的该落地焊盘上形成该中间半导体沟道部分；在垂直NAND串的相邻阵列之间形成狭缝沟槽；选择性地从该狭缝沟槽去除该牺牲材料层以暴露该狭缝沟槽中第一材料层之间的凹进；在该存储开口中的该沟道部分之上形成该隧道电介质；在该存储开口中的该沟道部分周围所形成的该隧道电介质之上形成该电荷存储区权利要求书CN104205342A5/7页6域；在该凹进中形成该阻挡电介质；以及选择性地在该凹进中形成该多个控制栅极电极。31根据权利要求30所述的方法，其中该多个控制栅极电极包括金。
18、属或金属合金电极。32根据权利要求30所述的方法，其中形成该中间半导体沟道部分的步骤完全地用中间半导体沟道部分填充该存储开口。33根据权利要求30所述的方法，其中在该存储开口中形成该中间半导体沟道部分的步骤在该隧道电介质上而不是在该存储开口的中间部分形成该中间半导体沟道部分，使得该中间半导体沟道部分不完全填充该存储开口，并且还包括在该存储开口的该中间部分形成绝缘填料材料以完全填充该存储开口。34根据权利要求30所述的方法，还包括在该狭缝沟槽形成绝缘层以及用导电材料填充该狭缝沟槽中剩余的中间空间，以形成延伸穿过该沟槽以接触位于该阵列下的下电极的局域互连。35根据权利要求26所述的方法，其中，该半。
19、导体沟道包括实心柱形沟道或空心圆柱形沟道；该隧道电介质包括围绕该半导体沟道的圆柱；该电荷存储区域包括围绕该隧道电介质的圆柱；该阻挡电介质包括围绕该电荷存储区域的圆柱；该第一控制栅极电极和该第二控制栅极电极在每个NAND串中围绕该阻挡电介质；每个NAND串中的该隧道电介质、该电荷存储区域和该阻挡电介质包括存储膜；并且该阵列中的该半导体沟道和存储膜大体上排列为六边形图案，该六边形图案包括中间半导体沟道和存储膜单元，其由六个其它半导体沟道和存储膜单元围绕，六个其它半导体沟道和存储膜单元大体上排列为围绕该中间半导体沟道和存储膜单元的六边形布局。36根据权利要求25所述的方法，其中形成该下选择栅极层级的。
20、步骤包括在该衬底中形成掺杂区域，作为下选择栅极晶体管的公共源极线；在该公共源极线之上形成该下选择栅极晶体管的多个下柱形半导体沟道，其中该下柱形半导体沟道包括多个该半导体沟道的该下部分；在该公共源极线之上和该下柱形半导体沟道的顶部和侧壁上形成该下选择栅极晶体管的下栅极电介质；在该下栅极电介质之上沉积下栅极电极材料；各向同性地刻蚀该下栅极电极材料以形成该下选择栅极晶体管的侧壁间隔体下选择栅极电极；形成与该下选择栅极电极的一侧接触的下连接线；在该下连接线、该下选择栅极电极和该下栅极电介质之上形成下沟槽填充电介质材料；平面化该下沟槽填充电介质以暴露由该下栅极电介质围绕的该下柱形半导体沟道的顶表面；以及。
21、在该下沟槽填充电介质和由该下栅极电介质围绕的该下柱形半导体沟道的顶表面之权利要求书CN104205342A6/7页7上形成存储孔刻蚀停止层。37根据权利要求36所述的方法，还包括在形成该侧壁间隔体下选择栅极电极之后，进行另外的回蚀刻蚀或者间隔体上刻蚀，使得该侧壁间隔体下选择栅极电极的顶部位于该下柱形半导体沟道的顶表面之下；以及在平面化步骤之后并且在形成该存储孔刻蚀停止层步骤之前，形成由间隙填充电介质围绕的半导体落地焊盘，该间隙填充电介质暴露在该下柱形半导体沟道的该顶表面之上。38根据权利要求37所述的方法，其中形成该多个存储装置层级的步骤包括在该存储孔刻蚀停止层之上形成第一材料和第二材料的交替。
22、层的堆叠，其中该第一材料包括电绝缘材料并且该第二材料包括牺牲材料；利用第一刻蚀化学刻蚀该堆叠以在延伸至该存储孔刻蚀停止层的该堆叠中形成多个存储开口；利用不同于该第一刻蚀化学的第二刻蚀化学刻蚀暴露在该存储开口中的该存储孔刻蚀停止层以暴露该落地焊盘；在该存储开口的该落地焊盘上形成该中间半导体沟道部分；在垂直NAND串的相邻阵列之间形成狭缝沟槽；选择性地从该狭缝沟槽去除该牺牲材料层以暴露该狭缝沟槽中的第一材料层之间的凹进；在该存储开口中的该中间半导体沟道部分之上形成该隧道电介质；在该存储开口中的该中间半导体沟道部分周围所形成的该隧道电介质之上形成该电荷存储区域；在该凹进中形成该阻挡电介质；在该凹进中。
23、形成该多个控制栅极电极；在该狭缝沟槽中形成绝缘层；以及用导电材料填充该狭缝沟槽中的剩余中间空间，以形成延伸穿过该沟槽以接触该公共源极线的局域互连。39根据权利要求38所述的方法，其中形成该上选择栅极层级的步骤包括在该中间半导体沟道部分之上形成该上选择栅极晶体管的多个上柱形半导体沟道，其中该上柱形半导体沟道包括多个该半导体沟道的该上部分；在该上柱形半导体沟道的顶部和侧壁上形成该上选择栅极晶体管的上栅极电介质；在该上栅极电介质之上沉积上栅极电极材料；各向异性地刻蚀该上栅极电极材料以形成该上选择栅极晶体管的侧壁间隔体上选择栅极电极；形成与该上选择栅极电极的一侧接触的上连接线；在该上连接线、该上选择栅。
24、极电极和该上栅极电介质之上形成上沟槽填充电介质材料；平面化该上沟槽填充电介质以暴露由该上栅极电介质围绕的该上柱形半导体沟道的顶表面；以及通过向该上柱形半导体沟道的该暴露的顶表面注入与该上柱形半导体沟道的导电型相反的掺杂剂，在该上柱形半导体沟道的上部分中形成漏极区域。权利要求书CN104205342A7/7页840一种操作根据权利要求1所述的装置的方法，包括通过栅极诱发漏极漏电流GIDL工艺进行擦除操作。权利要求书CN104205342A1/12页9小型三维垂直NAND及其制造方法0001相关申请的交叉引用0002本申请要求2012年3月21日提交的美国临时申请序列号为61/613，630的权益。
25、，其全部内容通过引用结合于本文。技术领域0003本发明一般地涉及半导体装置领域并且具体地涉及三维垂直NAND串和其它三维装置及其制造方法。背景技术0004图1A和1B中描述了现有技术中三维垂直NAND串的示例。图1A所示的装置是现有技术中所已知的万亿比特单元阵列晶体管TERABITCELLARRAYTRANSISTOR，“TCAT”阵列。它在垂直NAND闪存串中包括通过栅极替换工艺而形成的镶嵌的金属栅极SONOS型单元见JANG，ETAL，“VERTICALCELLARRAYUSINGTCATTERABITCELLARRAYTRANSISTORTECHNOLOGYFORULTRAHIGHDEN。
26、SITYNANDFLASHMEMORY，”2009SYMPOSIUMONVLSITECHNOLOGYDIGESTOFTECHNICALPAPERS，PAGES192193，JUNE162009，HONOLULU，HAWAII，其全部内容通过引用结合于本文。0005图1B所示的装置是现有技术所已知的PIPESHAPEDBITCOSTSCALABLE“PBICS”快闪存储器见KATSUMATA，ETAL，“PIPESHAPEDBICSFLASHMEMORYWITH16STACKEDLAYERSANDMULTILEVELCELLOPERATIONFORULTRAHIGHDENSITYSTORAGED。
27、EVICES，”2009SYMPOSIUMONVLSITECHNOLOGYDIGESTOFTECHNICALPAPERS，PAGES136137，JUNE162009，HONOLULU，HAWAII，其全部内容通过引用结合于本文。发明内容0006NAND装置至少具有垂直NAND串的3X3阵列，其中控制栅极电极在阵列中是连续的并且在阵列中没有气隙或电介质填充的沟槽。NAND装置通过下面方式形成首先形成具有分开的下选择栅极的下选择栅极层级，然后形成包含多个NAND串部分的多个存储装置层级，并且然后在存储装置层级上形成具有分开的上选择栅极的上选择栅极层级。附图说明0007图1A、2A和2B是现有技术。
28、中NAND存储装置的侧截面示意图。图1B是现有技术中NAND存储装置的立体截面示意图。图2C是现有技术中NAND存储装置的俯视截面示意图。0008图3A和3B是本发明实施例的NAND存储装置的侧截面示意图。图3C是图3A和3B中装置的俯视截面示意图。0009图4A是本发明实施例的NAND存储装置的侧截面示意图。图4B是图4A中装置的说明书CN104205342A2/12页10俯视截面示意图。0010图5A和5B是本发明实施例中NAND存储装置的下选择栅极装置层级沿图5C中的线AA和BB相互垂直的侧截面示意图。图5C是图5A和5B的装置俯视截面示意图。0011图6A、6B、6C和6D是制造本发明。
29、实施例的NAND存储装置的下选择栅极装置层级的方法步骤的侧截面示意图。0012图7、8、9和10是制造本发明实施例的NAND存储装置的存储装置层级的方法步骤的侧截面示意图。0013图11A和11B是本发明实施例的NAND存储装置的上选择栅极装置层级沿图11C中的线AA和BB的相互垂直的截面示意图。图11C是图11A和11B中装置的俯视截面示意图。0014图12A和12B分别是本发明实施例的NAND存储装置中对应下和上选择栅极装置层级的侧截面示意图。0015图13A和13B是本发明其它实施例中的NAND存储装置的侧截面示意图。0016图14A是现有技术装置的俯视截面示意图，并且图14B和14C是。
30、根据本发明实施例的NAND存储装置的俯视截面示意图。0017图14D和14E是本发明实施例的NAND存储装置的分别沿图14C中的线AA和BB的侧截面示意图。0018图15A至15Q是制造图14C所示的NAND存储装置的方法步骤的俯视图，并且图16A至16Q是对应于图15A至15Q中所示的制造NAND存储装置方法的对应步骤的沿图14C中线BB的各个侧截面示意图。具体实施方式0019本发明人意识到由于相邻的垂直NAND串之间存在沟槽，TCAT和PBICS两者都具有低于最优密度的密度。例如，如图1A所示和图2A所示意示出的，每个TCATNAND串180通过字线切口或沟槽86与相邻的串分开。TCAT中。
31、的底部源极选择栅极SGS装置在从堆叠金属层的底部开始构建的下选择栅极电极之间需要切口空间或沟槽86。此外，源极线102的形成过程和P阱300接触在TCAT装置中需要额外的空间。0020同样地，如图1B所示和图2B示意性示出的，每个U形也称为管状PBICSNAND串180在选择栅极61以及U形沟道1的翼或臂之间需要狭缝沟槽86A，其中该U形沟道1在上源极线102和位线202之间延伸。此外，如图2B所示，相邻U形NAND串180也通过字线切口或沟槽86B相互分开以不丢失有效空穴并减少字线RS。图2C中示出了填充的存储孔LLEDMEMORYHOLES84例如，包含NAND串沟道1以及膜13，膜13包。
32、含隧道电介质、电荷存储区域和阻挡电介质和在TCAT和PBICS装置中的沟槽86的俯视图。为了清晰起见，将控制栅极从图2C中省略，并且图的底部示出了在去除牺牲材料时防止装置层级坍塌在彼此上的支撑柱88。使得沟道在两个相邻的填充的存储孔之间具有比预期更大的节距例如，约为150NM的节距，并且使阵列效率降低多于50。0021本发明人意识到可以去除在垂直NAND串的阵列中的字线即，控制栅极沟槽或切口86以提高装置密度并且减小填充的存储孔84的节距。实施例包括单片三维NAND串以及制造具有至少一个3X3阵列的垂直NAND串的三维NAND装置的方法，其中垂直NAND串说明书CN104205342A103/。
33、12页11的控制栅极电极在阵列中是连续的并且在阵列中没有气隙或电介质填充的沟槽86。NAND装置通过下面方式形成首先形成具有分开的下选择栅极的下选择栅极层级，然后形成包含多个NAND串部分的多个存储装置层级，并且然后在存储装置层级上形成具有分开的上选择栅极的上选择栅极层级。0022图3A、3B、3C、4A和4B示出了小型垂直NAND“CVNAND”装置的实施例。图3A示意性地示出了整个CVNAND装置的侧截面示意图，包括位于图4A所示的存储装置层70之下和之上的下50和上60选择栅极装置层级。图3B示意性地示出了存储层级70和一个CVNAND阵列的选择栅极装置层级50、60的侧截面示意图，并且。
34、图3C示意性地示出了填充的存储孔84和支撑柱88的位置的俯视图。图4A示出了在一个NAND串阵列中的存储装置层级70例如，包含控制栅极电极/字线的层级的侧截面示意图。图4B示意性地示出了每个阵列区块中连续控制栅极电极3和填充的存储孔84之间位置关系的俯视截面示意图。0023在一实施例中，NAND串可以形成有垂直沟道。一方面，如图3B、3A和4B所示，垂直沟道1具有实心柱的形状。在此方面，整个沟道包含半导体材料。另一方面，如图4A所示，垂直沟道具有中空的圆柱形。在此方面，垂直沟道包括由半导体沟道1壳围绕的非半导体的芯2。芯可以不填充或用诸如氧化硅或氮化硅的绝缘材料填充。0024在某些实施例中，单。
35、片三维NAND串180包含半导体沟道1，半导体沟道1具有至少一个端部，该至少一个端部大体上垂直于衬底100的主表面100A延伸，如图3A和3B所示。例如，半导体沟道1可以为柱形并且整体柱形的半导体沟道大体上垂直衬底100的主表面100A延伸。在这些实施例中，装置的源极/漏极电极可以包括下电极102例如，在半导体衬底100的主表面100A中的重掺杂的半导体区域源极电极，其设置在与掺杂的源极区域103接触的半导体沟道1之下；以及上电极202例如，位线，其形成在半导体沟道1中的掺杂的漏极区域203之上，如图3A所示。下电极102与图3A所示的视图之外的金属互连接触或者与阵列下方的电路的金属线接触。因。
36、此，漏极/位线电极202从上方与柱形的半导体沟道1通过漏极区域203接触，并且源极电极102从下方与柱形的半导体沟道1通过源极区域103接触。0025衬底100可以是任何现有技术中已知的半导体衬底，诸如单晶硅，诸如硅锗或硅锗碳的IVIV族化合物，IIIV族化合物，IIVI族化合物，覆盖于这样衬底的外延层，或者诸如氧化硅、玻璃、塑料、金属或陶瓷衬底的其它半导体或非半导体材料。衬底100可以包括制造在其上的集成电路，诸如存储装置的驱动电路。0026任何合适的半导体材料可用于半导体沟道1，例如硅，锗，硅锗，锑化铟，或者诸如IIIV或IIVI族的半导体材料的其它化合物半导体材料。半导体材料可以是非晶形。
37、体、多晶体或单晶体。半导体沟道材料可以由任何合适的沉积方法形成。例如，在一个实施例中，半导体沟道材料通过低压化学气相沉积LPCVD法沉积。在其它某些实施例中，半导体沟道材料可以是通过使初始沉积的非晶半导体材料再结晶而形成的再结晶的多晶半导体材料。0027图4A中的绝缘填料材料2可以包含任何电绝缘材料，诸如氧化硅、氮化硅、氮氧化硅或者其它绝缘材料。0028每个单片三维NAND串180还包括多个控制栅极电极3，如图4A4B所示。控制栅极电极3可以包括大体上平行衬底100的主表面100A延伸的带状部分。如图4B所示，当说明书CN104205342A114/12页12从顶部观察时，控制栅极电极3包括除。
38、了存储孔84之外都连续的“网”，该存储孔84由沟道1、可选的隧道电介质11、电荷存储区域9、阻挡电介质7和可选的绝缘填料2完全填充。换句话说，控制栅极电极3可以认为是其开口全部被填充的网。0029多个控制栅极电极3至少包含位于第一装置层级例如，装置层A的第一控制栅极电极3A以及位于第二装置层级例如，装置层B的第二控制栅极电极3B，其中第二装置层级位于衬底100的主表面100A之上和装置层级A之下，如图4A和3A所示。控制栅极的材料可以包括本技术领域已知的任何一种或多种合适的导体或半导体控制栅极材料，诸如掺杂的多晶硅或者诸如钨、铜、铝、钽、钛、钴、氮化钛的金属或其合金。例如，在某些实施例中，优先。
39、选择钨以允许利用“后栅极”工艺的方便实施，下文中将参照图710进行描述。0030如图3A、4A和4B所示，第一控制栅极电极3A和第二控制栅极电极3B在阵列中是连续的，因此这些电极在阵列中没有气隙或电介质填充的沟槽。图4B示出了两个位于第一装置层级A的控制栅极电极3AL和3AR例如，左电极和右电极。每个电极在示例性4X3的填充的存储孔84阵列的周围形成连续的网。每个电极3AL和3AR分别与阵列区块的字线200L和200R接触。阵列区块包括通过其各控制栅极电极例如，3AL连接至公共字线例如，200L的多个阵列例如，多个4X3阵列。为清晰起见，在图4B中仅示出了一个通过对应的控制栅极电极连接至每个字。
40、线的阵列。但应理解的是，图4B中所示的图案沿字线重复。因此，每个阵列位于对应的阵列区块中，其中在装置层级A的一个区块中的左控制栅极电极3AL与在同层级A的相邻阵列区块中的右控制栅极电极3AR通过气隙如果狭缝沟道81未填充或电介质填充的沟槽81相互分开。相同的构造应用在图4A和3A所示的其它存储层级中。0031阻挡电介质7邻近控制栅极3设置并可以由控制栅极3围绕。阻挡电介质7可以包括分别与多个控制栅极电极3的对应的一个接触的多个阻挡电介质片，如图4A、3A和4B所示。例如，位于装置层级A的第一电介质片7A和位于装置层级B的第二电介质片7B分别与控制电极3A和3B接触，如图4A所示。在某些实施例中。
41、，多个阻挡电介质片7的每一个的至少一部分在相邻两个NAND串之间围绕控制栅极电极3的顶部、底部和两边的部分，如图4A和3A所示。0032装置还包括位于沟道1和阻挡电介质7之间的多个电荷存储区域9。类似地，多个离散的电荷存储区域9至少包括位于装置层级A的第一离散电荷存储片9A和位于装置层级B的第二离散电荷存储片9B，如图4A所示。0033隧道电介质11位于多个电荷存储区域9的每一个与半导体沟道1之间。阻挡电介质7和隧道电介质11可以独立地从任何一种或多种相同或不同的电绝缘材料中选择，其中电绝缘材料为诸如氧化硅、氮化硅、氮氧化硅或其它绝缘材料。0034电荷存储区域9可以包括导体例如，金属或金属合金。
42、诸如钛、铂、钌、氮化钛、氮化铪、氮化钽、氮化锆，或者金属硅化物，诸如硅化钛、硅化镍、硅化钴或其组合物或半导体例如，多晶硅浮置栅极、导电纳米粒子或者电荷存储介电层或片例如，氮化硅或其它电介质。例如，在某些实施例中，电荷存储区域包括氮化硅，其中氧化硅阻挡电介质7、氮化物电荷存储区域9和氧化硅隧道电介质11形成NAND串的氧氮氧ONO存储膜13。可替换地，阻挡电介质可以包括三层ONO电介质，使得存储膜13包括ONO11N9O7。0035如图4B所示，隧道电介质11包括围绕半导体沟道1的圆柱体，电荷存储区域9包说明书CN104205342A125/12页13括围绕隧道电介质的圆柱体，并且阻挡电介质7包。
43、括围绕电荷存储区域的圆柱体。控制栅极电极3的第一控制栅极电极3A和第二控制栅极电极3B在每个NAND串中围绕阻挡电介质。0036NAND串的选择或存取晶体管16L、16U在图3A、3B、5、6和11中示出。这些晶体管及其操作在专利申请序列号NO12/827，947中进行了描述，作为选择晶体管的教导通过引用结合在本文。0037如图3A和5A5C所示，下选择栅极电极51在下选择栅极电极层50中设置为邻近控制栅极电极3例如，3A、3B之下的柱形半导体沟道1的下部分1L。层级50可以是源极选择栅极层，并且电极51可以是源极侧选择栅极电极。每个下选择栅极电极51在层级50的阵列中通过气隙或电介质填充的沟。
44、槽53与相邻的下选择栅极电极51分开。0038此外，如图3A和11AC所示，上选择栅极电极61设置为邻近在第一控制栅极电极3A和第二控制栅极电极3B之上的柱形半导体沟道1的上部分1U。电极61可以包括位于漏极上选择栅极层60中的漏极侧选择栅极电极。每个上选择栅极电极61在层级60的阵列中通过气隙或电介质填充的沟槽63与相邻的上选择栅极电极61分开。0039在一个非限制性的实施例中，每个半导体沟道1包括邻近上选择栅极电极61的第一部分1U、邻近下选择栅极电极51的第二部分1L、至少位于第一和第二部分之间的第一装置层级A和第二装置层级B中的第三部分1M例如，中间或存储部分以及位于沟道1的第二部分1。
45、L和第三部分1M之间的可选的落地焊盘部分55。0040在图3B所示的一个实施例中，沟道1的第三中间部分1M比第一上部1U和第二下部1L沟道1部分具有更大的直径或宽度，因为这三个部分以下述单独的工艺步骤形成。较细的上部1U和下部1L沟道1部分允许为在对应的层级60和50中的相邻的上部61和下部51选择栅极之间增加气隙或电介质填充的沟槽53、63提供空间。比较而言，因为控制栅极3是连续的并且在邻近沟道1的中间存储部分1M处不需要气隙或沟道，沟道部分1M可以比沟道部分1U和1L更厚。0041最后，如图3A、3B、5和6所示并将在下文中详细描述，沟道1可以选择性地包括落地焊盘部分55。落地焊盘部分相比。
46、于沟道1的第二部分1L和第三部分1M具有更大的直径和宽度。0042图5A5C示出了装置的下选择栅极层级50。图5C示出了俯视图并且图5A和5B示出了沿图5C的线AA和BB的侧截面图。下选择栅极层50位于衬底100上。下选择栅极层50包括多个半导体沟道1包括底部上的源极区域103的下部分1L，以及多个下源极电极102。每个下源极电极通过对应的源极区域103电连接至半导体沟道的多个下部分1L的每一个。层级50还包括多个下选择栅极电极51，其邻近栅极电介质54，该栅极电介质54与每个半导体沟道1的下部分1L接触。沟道1L、栅极电介质54和选择栅极51形成每个NAND串的下源极选择晶体管16L。带状下。
47、选择栅极线52成行地与选择栅极51连接以输入/输出未示出，如图5B和5C所示。在层级50之上形成存储层级70的层之前，形成层级50，以使选择栅极50被互相分开。0043图6A6D描述了图5A所示的该层50的形成步骤。如图6A所示，沟道1的下部分1L可以利用任何合适的光刻或刻蚀技术通过刻蚀硅衬底100而形成，以形成硅柱体1L。可替换地，柱体1L可以形成在位于衬底100上的掩模的开口中。这种情况下，选择栅极装置说明书CN104205342A136/12页14层级50在衬底100的表面100A上提升，使得选择晶体管16L具有多晶硅沟道1L并且CMOS装置可以形成在NAND阵列下的单晶硅衬底100中。。
48、该选项非最优选。0044之后，使柱体1L氧化以在柱体的侧壁一个或多个和衬底100的表面100A的暴露部分上形成氧化硅栅极电介质54。可替换地，栅极电介质可以通过CVD或其它合适的方法沉积在柱体1L和衬底100的表面100A上。这种情况下，电介质54可以包括除了氧化硅之外的材料。0045最后，使上衬底100的上表面100A被掺杂例如，通过离子注入以形成源极区域103和源极电极102例如，衬底100中埋设的掺杂的源极线。通过高剂量的注入在衬底100中形成埋设的源极线102。可替换地，除了埋设植入的线102之外，可以另外提供或取代埋设植入的线102提供可选的埋设的金属网例如，钨，等作为源极电极一个或。
49、多个。源极区域103可以通过向柱体1L的基底进行有角度地离子注入例如，磷或砷注入进P型硅衬底中而形成。如下将述，该注入可以在电介质54形成之前或之后或者在选择栅极51形成之后进行。0046接着，如图6B所示，在形成下选择栅极层级50的步骤过程中，每个下选择栅极电极51通过气隙或电介质填充的沟槽53与阵列中相邻的下选择栅极电极分开。这可以通过下面方式进行在覆盖沟道1的下部分1L的电介质54上形成选择栅极51层，然后各向异性地刻蚀选择栅极层以在覆盖沟道1的下部分1L的电介质54上留下细小的DISCREET、分开的侧壁间隔体形状的选择栅极51。可以留出间隔栅极51之间的空间作为气隙或填充电介质填充物53。可替换地，选择栅极51可以通过沉积导电层并利用光刻和刻蚀将其图案化为细小的栅极51而形成。如果需要，可以硅化晶体管16L的栅极51的部分。0047然后形成选择栅极线52以将细小的选择栅极连接成行。线52可以通过沉积一个或多个导电层并且然后进行光刻和刻蚀以形成带状线52而形成。线52在图5C中的AA方向上而不是BB方向上相互分开。0048然后，如图6C6D所示，可选的半导体落地焊盘55可以外延生长于暴露在下选择栅极层级50中的电介质填充的沟槽53中的多个半导体沟道1的下部分1L的每一个之上，使得落地焊盘具有比在下面的沟道的下部分具有更大的宽度或直径。0049落地焊盘5。