延迟装置和电源装置.pdf

本发明的延迟装置，能够不必增加电路规模，就能获得高分辨能力的装置。其是将具有周期性的信号进行输入，仅延迟规定时间T0进行输出的延迟装置，其设有：将信号在规定周期Ts中进行脉冲调制的脉冲调制电路；用于存储通过脉冲调制电路在过去一定时间内被脉冲调制了的数据的记忆电路；根据保存在记忆电路中的数据，推算出自某一时点始至规定时间T0之前，在脉冲调制与脉冲调制之间的时点上的信号值的推算电路。

1.  一种延迟装置，其是将具有周期性的信号进行输入，仅延迟规定时间T₀进行输出的，其设有：
将具有周期性的信号在规定周期T_S中进行脉冲调制的脉冲调制电路；用于存储通过上述脉冲调制电路在过去一定时间内被脉冲调制了的数据的记忆电路；
根据保存在上述记忆电路中的数据，推算出自某一时点始至规定时间T₀之前，在脉冲调制与脉冲调制之间的时点上的信号值的推算电路。

2.  如权利要求1所述的延迟装置，其特征在于所说的推算电路是，利用存储在上述记忆电路中的数据，即位于所要推算的数据附近的M(M＞1)个的数据，通过(M-1)次式进行插值，推算出上述规定时间T₀之前的信号值。

3.  如权利要求1所述的延迟装置，其特征在于所说的推算电路是，利用存储在上述记忆电路中的数据，即位于所要推算的数据附近的4个数据，通过3次式进行插值，推算出上述规定时间T₀之前的信号值。

4.  如权利要求1所述的延迟装置，其特征在于其还设有：测定上述信号的周期的测定电路；和，对应于上述测定电路的检测结果，再次设置上述推算电路用来推算信号值的参数值的再设置手段。

5.  如权利要求1所述的延迟装置，其特征在于所说的脉冲调制电路以较上述记忆电路的存储周期短的周期进行脉冲调制，并还设有对由上述脉冲调制电路被脉冲调制了的数据，进行滤波处理的滤波电路。

6.  一种电源装置，其是设有能够输入商用电源的电压或者电流的检出信号，延迟以商用电源的电压或者电流的周期、或者该周期的整数倍的规定时间T₀输出的延迟装置的电源装置，其还设有：
在较商用电源的电压或者电流的周期、或者该周期的整数倍的规定时间T₀短的规定周期T_S上，将商用电源的电压或者电流的检出信号进行脉冲调制的脉冲调制电路；
用于存储通过上述脉冲调制电路在过去一定时间内被脉冲调制了的数据的记忆电路；
根据存储在记忆电路的数据，推算出自某一时点始至上述规定时间T₀之前，在脉冲调制与脉冲调制之间的时点上的检出信号值的推算电路；
根据上述推算电路而得的值，控制电源装置内部电路的控制电路。

延迟装置和电源装置
[所属的技术领域]
本发明涉及的是延迟装置和电源装置。
[现有技术]
为了得到电压、电流等的波形在任意时间T₀前的至，通过图10(A)所示的延迟要素(无效时间要素)，可以将电压、电流等的波形仅延迟以时间T₀。而且，在此，S是拉普拉斯运算子。
另外，在实现离散时间运转的延迟要素的情况下，使用如图10(B)所示的延迟要素。在此，Z作为Z变换运算子，N表示信号的顺序，设置使T_O＝T_s×N。
在实现如图10(B)所示延迟要素的情况下，例如，如特开平05-225319号公报的请求范围及概要书所示，是设置有多个移位寄存器，通过循环的将时间系列数据输入这些多个移位寄存器中的数据延迟方法。
另外，如图11所示，是将通过A/D(Analog to Digital)变换器101脉冲调制所得的数据，存储在RAM(Random Access Memory)104中，在经过规定时间T₀后，通过I/F(Interface)105输出的方法。
该例是由A/D变换器101、CPU(Central Processing Unit)102、ROM(Read Only Memory)103、RAM104、I/F105组成的。
输入在A/D变换器107的波形，在规定周期T_S上进行脉冲调制，并通过CPU102，按顺序的储存入RAM104中。储存在RAM104中的数据在由脉冲调制起经过规定时间T₀后，通过CPU102按顺序的被读出，并通过I/F105输出。
上述运转，能够延迟T₀将输入波形输出。
[本发明所要解决的问题]
但是，特开平05-225319号公报所示的方法存在有为了提高输出数据的分辨能力而必须设置大量移位寄存器，从而导致电路规模变大的问题。
另一方面，如图11所示的方法，为了提高分辨能力，必须缩短脉冲调制的周期T_S，但是缩短脉冲调制的周期T_S后，因为必须增加RAM104的记忆容量，所以也存在有必须增加电路规模的问题。
本发明根据上述事项，目的在于提供一种能够不必增加电路规模，就能获得高分辨能力的延迟装置以及利用该延迟装置的电源装置。
[本发明的内容]
为了达成上述目的，本发明的一种延迟装置，其是将具有周期性的信号进行输入，仅延迟规定时间T₀进行输出的，其设有：将具有周期性的信号在规定周期T_S中进行脉冲调制的脉冲调制电路；用于存储通过上述脉冲调制电路在过去一定时间内被脉冲调制了的数据的记忆电路；根据保存在上述记忆电路中的数据，推算出自某一时点始至规定时间T₀之前，在脉冲调制与脉冲调制之间的时点上的信号值的推算电路
因此，不必增加电路规模，就能够提供高分辨能力的延迟装置。
另外，在上述基础上，所说的推算电路是，利用存储在上述记忆电路中的数据，即位于所要推算的数据附近的M(M＞1)个的数据，通过(M-1)次式进行插值，推算出上述规定时间T₀之前的信号值。因此，即使凭借少量的数据也能够进行正确的推算。
另外，在上述基础上，所说的推算电路是，利用存储在上述记忆电路中的数据，即位于所要推算的数据附近的4个数据，通过3次式进行插值，推算出上述规定时间T₀之前的信号值。因此，能够得到近似于理想波形的输出信号。
另外，在上述基础上，其还设有：测定上述信号的周期的测定电路；和，对应于上述测定电路的检测结果，再次设置上述推算电路用来推算信号值的参数值的再设置手段。因此，即使信号周期发生变化，也能够正确地进行推算。
另外，在上述基础上，所说的脉冲调制电路以较上述记忆电路的存储周期短的周期进行脉冲调制，并还设有对由上述脉冲调制电路被脉冲调制了的数据，进行滤波处理的滤波电路。因此，能够防止混淆现象的发生。
另外，本发明的一种电源装置，其是设有能够输入商用电源的电压或者电流的检出信号，延迟以商用电源的电压或者电流地周期、或者该周期的整数倍的规定时间T₀输出的延迟装置的电源装置，其还设有：在较商用电源的电压或者电流的周期、或者该周期的整数倍的规定时间T₀的周期T_S上，将商用电源的电压或者电流的检出信号进行脉冲调制的脉冲调制电路；用于存储通过上述脉冲调制电路在过去一段时间内被脉冲调制了的数据的记忆电路；根据存储在记忆电路的数据，推算出自某一时点始至上述规定时间T₀之前，在脉冲调制与脉冲调制之间的时点上的检出信号值的推算电路；根据上述推算电路而得的值，控制电源装置内部电路的控制电路。
因此，在所谓的切换电源、无间断电源等电源装置中，能够实现以少量的存储容量满足控制所需分辨能力的延迟要素。
[本发明的效果]
本发明的效果是提供一种不必增加电路规模，就能够获得高分辨能力的延迟装置以及利用该延迟电路的电源装置。
[本发明的最佳实施形态]
以下，参照附图，对本发明的实施形态1进行说明。
图1是表示本发明实施形态的构成例的电路图。如图所示，本发明实施形态的电源装置的组成有：延迟电路10、UPS(UninterruptiblePower Supply System)控制电路20、和UPS21。
延迟电路10由A/D变换器11、DSP(Digital Signal Processor)12、ROM13、RAM14、I/F15构成，例如，将由UPS控制电路20控制的UPS21的输出电压作为输入信号进行输入，并延迟规定时间T₀后输出。
在此，作为幅度-脉冲变换电路的A/D变换器11，在规定周期T_S上对UPS21的输出电压或者输出电流进行脉冲调制，并转化为数码数据输出。推算电路、测定电路、再次设置手段、以及作为滤波电路的DSP12，对由A/D变换器11输出的数码数据进行规定的演算处理后输出。
ROM23储存有DSP12所执行的程序。作为存储电路的RAM14，在DSP12进行规定的处理时，临时保存处理过程中的数据。作为输出电路的I/F15将由DSP12输出的数据提供给UPS控制电路20。
UPS21是所谓的无间断电源装置，在其内部设置有电池，在发生停电的情况下，将电池内的电力转换为交流电力输出。UPS控制电路20是控制UPS21的控制电路，其与由延迟电路10输出的信号相对应，例如，在有多台UPS并联运转的情况下，当任意一台UPS处于运转不良时，执行对该UPS有选择性遮断的选择遮断控制等。
在此，是在UPS21的外部设置延迟电路10和UPS控制电路20的，但是也可以在UPS21的内部设置延迟电路10和UPS控制电路20。
接着，就上述实施形态的运转情况进行说明。
图2所示的是脉冲调制周期T_S、拉长间隔后的脉冲调制周期T_SS、延迟时间T_O之间关系的图。在图中，周期性反复的波形表示的是UPS21的输出电流的例。
脉冲调制周期T_S表示的是，A/D变换器11将输入信号进行脉冲调制的周期。拉长间隔后的脉冲调制周期T_SS表示的是，将由A/D变换器11进行脉冲调制了的数据，通过DSP12按一定比例拉长间隔后的实质脉冲调制周期。
延迟时间T_O表示的是，使数据即将延迟的时间，在本实施例中，表示的是由t＝0到设置有符号42的位置为止的时间。
设置拉长间隔率为m，拉长间隔后的脉冲调制周期T_SS与脉冲调制周期T_S之间满足下列关系。而且，在图2所示实施例中，m＝5。
T_SS＝m·T_S                               (公式1)
在此，对主分割数N进行如下定义。而且，floor[]是最小限额函数(即floor函数)，是小于等于舍去括号内数字小数点的整数的函数。
[数2]
在由t＝0时的信号值(图2中符号45所示值)求出T_O之前的信号值(图2中符号42所示值)的情况下，因为符号42的位置是位于脉冲调制点的中间，所以不存在数据。在此，本实施形态使用了主分割数N附近的M个数据，根据(M-1)次式推算出该数据。也就是说，设置输入信号在各个时刻的值为y(t)，在M＝4时，y(t-T_O)通过下列公式表示。
[数3]
在此，公式3所包含的系数a₁～a₄由下式表示。
[数4]
但是，D_i是通过下式表示的。
[数5]
具体地说，在设置要延迟的时间为T_O、脉冲调制时间为T_S、N₁＝20、N₂＝21、N₃＝22、N₄＝23的情况下，由公式5，分别得出系数a₁～a₄，a₁＝-0.0623，a₂＝0.5564，a₃＝0.5685，a₄＝-0.0627。而且，N_i(i＝1，2，3，4)表示的是图2中(N-1)、N、(N+1)、(N+2)的各个时点的电流值，脉冲调制时机为N和N+1之间。
接着，就图1所示的实施形态的运转进行说明。
图3是对图1所示实施形态实行的处理例进行说明的流程图。该流程图包括以下步骤。
步骤S10：DSP12对各种变量进行初期设置。
步骤S11：DSP12测定输入信号的周期。具体地说，通过测定输入信号的过零点间的时间，来测定周期。
步骤S12：DSP12判断是否变更延迟时间T_O。也就是说，在输入信号的周期发生变动的情况下，因为DSP12会产生变更延迟时间T_O的必要，所以在延迟时间T_O发生改变时，进入步骤S13；除此之外的情况下进入步骤S14。
步骤S13：DSP12进行再次设置作为参数的系数a₁～a₄的值的处理。具体地说，根据公式4和公式5，再次设置作为参数的系数a₁～a₄的值。
步骤S14：DSP12在计算处理回数的变量count中，作为初期数值代入“1”。
步骤S15：DSP12获取由A/D变换器11输出的脉冲调制后的数据。
步骤S16：DSP12对在步骤S15中获得的数据进行筛选处理。具体地说，DSP12对于在步骤S15中获得的数据，例如，实行2次的低通滤波处理。而且，这种处理是为了防止混淆现象的发生。
步骤S17：DSP12判断变量count的值是否等于拉长间隔率m，当等于拉长间隔率m时进入步骤S19，在其他情况下则进入步骤S18。
步骤S18：DSP12使变量count的值仅增加1，然后返回步骤S15反复进行相同的处理。
步骤S19：DSP12为了求出T_O之前的输入信号，进行演算处理。也就是说，使用公式3，求出y(t-T_O)。而且，关于该处理会在后文中进行详细描述。
步骤S20：DSP12通过I/F15输出在步骤S19中求出的T_O之前的输入信号的推算值。
步骤S21：DSP12判断是否要反复进行上述处理，在需要反复的情况下，返回步骤S11反复同样的操作，在其他场合下则结束操作。
通过上述处理，能够求出并输出T_O之前的输入信号的推算值。
接着，就步骤S15～S20所示的演算处理进行详细说明。
图4是对图3所示步骤S15～S20的处理进行详细说明的说明图。在该图中，实心圆圈是表示处理的开始或结束。空心圆圈表示的是处理的分支或者处理的合并点。箭头表示的是处理的流程。[]表示的是在分支时的判断内容。{}表示的是所执行的代入处理的内容。
如图所示，开始处理，首先，实行筛选处理。在此，u表示的是输入信号，uf₀、uf₁是在筛选处理过程中存储经过的变量，uff₀、uff₁是存储筛选处理结束后的数据的变量，af、bf是保存筛选系数，x(n)(n＝1，2，…，(N+3))是实施了筛选处理的数据的排列，k、k1～k3是指定排列地址用的变量。而且，用来保存这些变量的记忆领域，设置在DSP12的图中未示的寄存器或者RAM14上。
如图4所示，开始处理后，首先，进行筛选处理。在筛选处理中，首先计算af*u+bf*uf₀([*]表示乘法)，并储存在uf₁中。接着，计算af*uf₁+bf*uff₀，并储存在uff₁中。在此，uf₀、uff₀中代入了1位之前的uf₁、uff₁的数值。而且，通过实施这种筛选处理能够防止混淆现象的发生。
接着，将变量count的值与拉长间隔倍率m比较，如果两者相等，在图4右侧进行分枝，在其他情况下在图4的正下方进行分枝，使变量count的值仅增加1。
在右侧分枝的情况下，判断k值是否大于等于(N+3)，在判断结果为肯定的情况下，在右侧进行分枝，k值根据公式(k-(N+2))进行更新。在其他情况下，在正下方进行分枝，直接进入下一道处理。
接着，根据(k+1)的值更新变量k1。然后，判断k1是否大于等于(N+3)，当判断结果为肯定的情况下，在右侧进行分枝，k1值根据公式(k1-(N+2))进行更新。在其他情况下，在正下方分枝，直接进入下一道处理。
接着，根据(k+2)的值更新变量k2。然后，判断k2是否大于等于(N+3)，当判断结果为肯定时，在右侧分枝，k2值根据公式(k2-(N+2))进行更新。在其他情况下，在正下方分枝，直接进入下一道处理。
接着，根据(k+3)的数值更新变量k3。然后，判断k3是否大于等于(N+3)，当判断结果为肯定时，在右侧分枝，k3值根据公式(k3-(N+2))进行更新。在其他情况下，在正下方分开，直接进入下一道处理。
接着，通过公式a1*x(k)+a2*x(k1)+a3*x(k2)+a4*x(k3)计算出仅在T₀前的输入信号的推算值，代入变量y中。另外，将uff₁的值代入排列x(k)中。
接着，分别对变量k和变量count的值仅增加1，同时，通过uf₁值来更新uf₀，另外，通过uff₁值来更新uff₀。
通过上述处理，能够实现图3所示步骤S15～S20的处理。
接着，就本发明实施形态的有效性进行说明。
图5是对本发明实施形态有效性进行说明的说明图。在图中，输入信号50是图6(A)所示的信号。延迟电路10具有图1所示构成的电路。减法电路51输出由输入信号50输出至延迟电路10的内容进行减算所得的结果。输出信号52是减法电路51的输出。
在如图5所示的电路中，重叠有图6(B)所示的外部干扰，这是在输入了图6(A)所示输入信号的情况。而且，如图6(B)所示的信号是，在t＝0.162[sec]时的上升步骤信号。
在输入这种信号，延迟电路10处于理想运转的情况下，输出如图7(A)所示的信号。
图7(B)是在使用T₀附近1个数据(最接近T₀的数据)的情况下(M＝1时)的输出信号的表示图。如图所示，M＝1时的波形与图7(A)所示的理想波形存在相当大的差异。可以考虑这是由于T₀/T_SS＝20.505和floor[T_O/T_SS]＝20的差错而导致的。
图8(A)是M＝2时(1次插值的情况)输出波形的表示图。如图所示，M＝2时的情况，与图7(B)所示的情况相比，更接近图7(A)所示的理想输出波形。
图8(B)是M＝4时(3次插值的情况)输出波形的表示图。如图所示，M＝4时的情况，与图7(B)和图8(A)所示的情况相比，更接近图7(A)所示的理想输出波形。
图9是M＝6时(5次插值的情况)输出波形的表示图。如图所示，M＝6时的情况，与图7(B)和图8(A)所示的情况相比，更接近图7(A)所示的理想输出波形，但与图8(B)并没有太大的差异。
由如上所述，本发明的实施形态中，虽然可以设置M小于等于3，但是为了得到更加接近理想波形的输出信号，M大于等于4的设定条件为好。另外，考虑到计算量，推荐M＝4更好。
如上说明，因为在本发明实施形态下，T₀前信号是使用其附近的M个数据，根据(M-1)公式推算而得的，所以即使脉冲调制周期T_S较长，也能够得到正确的数据。
另外，因为脉冲调制周期长，所以能够缩小RAM14的储存区域，从而能够降低制造成本。
而且，在上述实施形态中，作为延迟电路10的演算装置使用的是DSP12，但是也能够使用CPU。另外，作为DSP12的周边电路，设有A/D变换器11、ROM13、RAM14、I/F15，但是也可以将所有这些或者其中的一部分内设在DSP12中。
另外，图3所示的输入信号周期的测定是一个周期一次的，但是也可以是每隔二个周期或者以上进行一次。
另外，在上述实施形态中，关于通过延迟电路10延迟了的数据，虽然是要输入UPS控制电路20中，但是也能够使用在其他用途中。
[工业上的利用可能性]
本发明适用于使周期性的信号延迟输出的延迟电路。
图1是表示本发明实施形态组成的电路图。
图2是对图1所示实施形态的运转进行说明的说明图。
图3是对图1所示实施形态的运转进行说明的流程图。
图4是对图3所示步骤S15～S19的具体处理实例进行说明的流程图。
图5是验证图1所示延迟电路的有效性的电路的组成。
图6是图5所示电路输入信号的表示图，(A)表示的是原来的输入信号，(B)表示的是外部干扰。
图7是图5所示电路输出信号的表示图，(A)是理想输出信号的表示图，(B)是在M＝1时实际输出信号的表示图。
图8是图5所示电路输出信号的表示图，(A)是在当M＝2时实际输出信号的表示图，(B)是在M＝4时实际输出信号的表示图。
图9是图5所示电路输出信号的表示图，是在当M＝6时实际输出信号的表示图。
图10是现有技术下一例延迟装置的表示图，(A)表示的是在连续运转情况下的延迟装置，(B)表示的是在离散情况下的延迟装置。
图11是图10(B)中延迟电路具体组成的表示图。
[符号的说明]
10    延迟电路(延迟装置)
11    A/D变换器(脉冲调制电路)
12    DSP(推算电路，测定电路，再次设置手段，筛选程序电路)
13    RAM(记录电路)
14    I/F(输出电路)