半导体器件及其制造方法 【技术领域】
本发明涉及半导体器件和用于制造其的方法。背景技术 对于尝试采用减小厚度和大小的半导体集成电路芯片 ( 也称为 IC 芯片 )， 增加抵 御来自外界的应力的强度是重要的。
为了增加芯片的强度， 提出多种用于增强芯片的方法 ( 参见参考文献 1 ： 日本公布 专利申请号 2006-139802)。 例如， 在参考文献 1 中， 报告了其中芯片夹在增强金属板之间并 且用待硬化的密封树脂覆盖的方法。
发明内容
然而， 存在其中通过增强金属板的提供而使得半导体器件变厚并且具有更大尺寸的问题。 因此， 本发明的实施例的目的是提供具有强度的高度可靠半导体器件同时实现厚 度和尺寸的减小。 本发明的实施例的另一个目的是通过在制造过程中防止形状和特性的缺 陷而以高良率制造半导体器件。
抵御从外界施加的力 ( 也称为外部应力 ) 的抗冲击层和用于扩散该力的冲击扩散 层在半导体器件中提供。 利用该抗冲击层和冲击扩散层， 可以减小局部施加的力， 使得可以 防止在半导体器件的特性中的损伤和退化。
在半导体器件中， 半导体集成电路夹在一对抗冲击层和一对冲击扩散层之间。该 半导体集成电路在衬底上形成， 接合到抗冲击层， 以及然后从衬底分离。在该说明书中， 通 过将半导体集成电路从衬底分离而在半导体集成电路上产生的表面称为分离表面。 半导体 集成电路的该分离表面与冲击扩散层 ( 第二冲击扩散层 ) 接触， 并且半导体集成电路的另 一个表面与抗冲击层 ( 第一抗冲击层 ) 接触。第一冲击扩散层提供在第一抗冲击层的外侧 上 ( 在与提供半导体集成电路的侧相对的侧上 )， 并且第二抗冲击层提供在第二冲击扩散 层的外侧上 ( 在与提供半导体集成电路的侧相对的侧上 )。
在半导体器件中， 半导体集成电路夹在一对抗冲击层之间， 并且冲击扩散层提供 与半导体集成电路接触。备选地， 半导体集成电路可夹在一对抗冲击层和一对冲击扩散层 之间。第一冲击扩散层提供在第一抗冲击层的外侧上 ( 在与提供半导体集成电路的侧相对 的侧上 )， 并且第二抗冲击层提供在第二冲击扩散层的外侧上 ( 在与提供半导体集成电路 的侧相对的侧上 )。
半导体集成电路在衬底上形成， 接合到抗冲击层， 以及然后从衬底分离。在该说 明书中， 通过将半导体集成电路从衬底分离而在半导体集成电路上产生的表面称为分离表 面。半导体集成电路的该分离表面与冲击扩散层 ( 第二冲击扩散层 ) 接触， 并且半导体集 成电路的另一个表面与抗冲击层 ( 第一抗冲击层 ) 接触。
作为抗冲击层， 可以使用其中纤维体用有机树脂浸渍的结构体。抗冲击层优选地
具有 13GPa 或更高的弹性模量和低于 300MPa 的断裂模量 (modulus ofrupture)。
作为冲击扩散层， 使用具有低弹性模量和高断裂强度 (breakingstrength) 的材 料是优选的， 并且优选使用具有橡胶弹性的膜。冲击扩散层优选地具有从 5GPa 至 12GPa 的 弹性模量和 300MPa 或更高的断裂模量。
冲击扩散层优选地用高强度材料形成。作为高强度材料的典型示例， 可以给出聚 乙烯醇树脂、 聚酯树脂、 聚酰胺树脂、 聚乙烯树脂、 芳族聚酰胺树脂、 聚对苯撑苯并二噁唑树 脂 (polyparaphenyleneenzobisoxazole resin)、 玻璃树脂等。 通过提供用具有弹性的高强 度材料形成的冲击扩散层， 例如局部压力等负荷通过层的整体扩散并且吸收， 使得可以防 止半导体器件的损伤。
更具体地， 作为冲击扩散层， 可以使用芳族聚酰胺树脂、 聚萘二甲酸乙二酯 (PEN) 树脂、 聚醚砜 (PES) 树脂、 聚苯硫醚 (PPS) 树脂、 聚酰亚胺 (PI) 树脂或其类似物。
在该说明书中， 术语 “转移” ( 也称为转置 ) 指示将在衬底上形成的半导体集成电 路从衬底分离并且将半导体集成电路移到另一个衬底。也就是说， 术语 “转移” 指示将提供 半导体集成电路的位置移动到另一个衬底。
根据本发明的半导体器件的实施例包括夹在一对第一抗冲击层和第二抗冲击层 之间的半导体集成电路和在该半导体集成电路和第二抗冲击层之间的冲击扩散层。 该冲击 扩散层具有比第一抗冲击层和第二抗冲击层更低的弹性模量和更高的断裂强度。 根据本发明的半导体器件的另一个实施例包括夹在一对第一抗冲击层和第二抗 冲击层之间的半导体集成电路， 在该半导体集成电路和第二抗冲击层之间的冲击扩散层， 和在该半导体集成电路和该冲击扩散层之间的粘结层。 该冲击扩散层具有比第一抗冲击层 和第二抗冲击层更低的弹性模量和更高的断裂强度。
根据本发明的半导体器件的另一个实施例包括夹在一对第一抗冲击层和第二抗 冲击层之间的半导体集成电路， 在第一抗冲击层的表面 ( 与提供该半导体集成电路的表面 相对 ) 上的第一冲击扩散层， 和在该半导体集成电路和第二抗冲击层之间的第二冲击扩散 层。 该第一冲击扩散层和第二冲击扩散层具有比第一抗冲击层和第二抗冲击层更低的弹性 模量和更高的断裂强度。
根据本发明的半导体器件的另一个实施例包括夹在一对第一抗冲击层和第二抗 冲击层之间的半导体集成电路， 在第一抗冲击层的表面 ( 与提供该半导体集成电路的表 面相对 ) 上的第一冲击扩散层， 在该半导体集成电路和第二抗冲击层之间的第二冲击扩散 层， 和在该半导体集成电路和该第二冲击扩散层之间的粘结层。该第一冲击扩散层和第二 冲击扩散层具有比第一抗冲击层和第二抗冲击层更低的弹性模量和更高的断裂强度。
在上文描述的结构中， 半导体器件可提供有从外界接收信号或传送信号到外界的 天线。例如， 天线可提供在半导体集成电路和第一抗冲击层之间。另外， 保护层可提供在 半导体集成电路上， 并且例如无机绝缘层可形成为保护层以便覆盖在集成电路上提供的天 线。
根据本发明用于制造半导体器件的方法的另一个实施例包括下列步骤 ： 半导体集 成电路在衬底上形成， 其具有介于该衬底和该半导体集成电路之间的分离层 ； 第一抗冲击 层接合到该半导体集成电路 ； 该半导体集成电路从该衬底分离 ； 接合第二抗冲击层和冲击 扩散层 ； 以及接合到该第二抗冲击层的该冲击扩散层接合到从该衬底分离的该半导体集成
电路。 该冲击扩散层具有比该第一抗冲击层和该第二抗冲击层更低的弹性模量和更高的断 裂强度。
根据本发明用于制造半导体器件的方法的另一个实施例包括下列步骤 ： 半导体集 成电路在衬底上形成， 其具有介于该衬底和该半导体集成电路之间的分离层 ； 第一抗冲击 层通过热和压力处理接合到该半导体集成电路 ； 该半导体集成电路从该衬底分离 ； 通过热 和压力处理接合第二抗冲击层和冲击扩散层 ； 以及接合到该第二抗冲击层的该冲击扩散层 用粘结层接合到从该衬底分离的该半导体集成电路。 该冲击扩散层具有比该第一抗冲击层 和该第二抗冲击层更低的弹性模量和更高的断裂强度。
根据本发明用于制造半导体器件的方法的另一个实施例包括下列步骤 ： 半导体集 成电路在衬底上形成， 其具有介于该衬底和该半导体集成电路之间的分离层 ； 第一抗冲击 层接合到该半导体集成电路 ； 第一冲击扩散层接合到该第一抗冲击层 ； 该半导体集成电路 从该衬底分离 ； 接合第二抗冲击层和第二冲击扩散层 ； 以及接合到该第二抗冲击层的该第 二冲击扩散层接合到从该衬底分离的该半导体集成电路。 该第一冲击扩散层和该第二冲击 扩散层具有比该第一抗冲击层和该第二抗冲击层更低的弹性模量和更高的断裂强度。
根据本发明用于制造半导体器件的方法的另一个实施例包括下列步骤 ： 半导体集 成电路在衬底上形成， 其具有介于该衬底和该半导体集成电路之间的分离层 ； 第一抗冲击 层在该半导体集成电路上形成 ； 第一冲击扩散层在该第一抗冲击层上形成 ； 该半导体集成 电路、 该第一抗冲击层和该第一冲击扩散层通过热和压力处理互相接合 ； 该半导体集成电 路从该衬底分离 ； 第二抗冲击层和第二冲击扩散层通过热和压力处理接合 ； 以及接合到该 第二抗冲击层的该第二冲击扩散层用粘结层接合到从该衬底分离的该半导体集成电路。 该 第一冲击扩散层和该第二冲击扩散层具有比该第一抗冲击层和该第二抗冲击层更低的弹 性模量和更高的断裂强度。 注意在本发明中， 术语 “半导体器件” 指示可以使用半导体性质工作的一般装置。 具有包括半导体元件 ( 例如晶体管、 存储元件或二极管 ) 和例如具有处理器电路的芯片等 半导体器件的电路的装置可以使用本发明制造。
利用将半导体集成电路夹在中间的一对抗冲击层和提供以在该半导体集成电路 上堆叠的冲击扩散层， 可以提供具有强度同时实现厚度和尺寸减小的高度可靠半导体器 件。此外， 半导体器件可以通过在制造过程中防止形状和特性缺陷而以高良率制造。
附图说明
图 1A 至 1C 图示半导体器件。 图 2A 和 2B 图示半导体器件。 图 3A 至 3D 图示用于制造半导体器件的方法。 图 4A 至 4C 图示用于制造半导体器件的方法。 图 5A 至 5C 图示用于制造半导体器件的方法。 图 6A 至 6E 图示用于制造半导体器件的方法。 图 7A 至 7C 图示用于制造半导体器件的方法。 图 8A 和 8B 图示用于制造半导体器件的方法。 图 9A 至 9G 各自图示半导体器件的应用示例。图 10 图示半导体器件。 图 11A 至 11C 图示半导体器件。 图 12 是图示可以使用半导体器件获得的微处理器的结构的框图。 图 13 是图示可以使用半导体器件获得的 RFCPU 的结构的框图。 图 14A 至 14D 图示用于制造半导体器件的方法。 图 15A 至 15C 图示用于制造半导体器件的方法。 图 16A 至 16C 图示用于制造半导体器件的方法。 图 17A 至 17C 图示半导体器件。 图 18A 和 18B 图示半导体器件。 图 19A 至 19D 图示用于制造半导体器件的方法。 图 20A 和 20B 图示用于制造半导体器件的方法。 图 21A 至 21C 图示用于制造半导体器件的方法。 图 22A 和 22B 图示用于制造半导体器件的方法。具体实施方式 根据本发明的实施例将参照附图详细描述。 然而， 本发明不限于下列说明， 并且对 于其的模式和细节的各种改变和修改对于本领域内技术人员将是明显的， 除非这样的改变 和修改偏离本发明的精神和范围。因此， 本发明不应该解释为限于在下文描述的实施例中 的描述的事物。 相同部分或具有相似功能的部分在所有图中用相同标号标记以便省略重复 说明。
( 实施例 1)
在该实施例中， 高度可靠半导体器件和用于高良率地制造半导体器件的方法将参 照图 1A 至 1C、 图 2A 和 2B 与图 3A 至 3D 详细描述。
在该实施例的半导体器件中， 半导体集成电路从用于形成该半导体集成电路的衬 底分离并且夹在具有柔性的抗冲击层之间。注意， 半导体集成电路在其上形成的衬底也称 为形成衬底。因此， 半导体集成电路在形成衬底上形成， 其具有介于它们之间的分离层。
图 1A 和 1B 各自图示该实施例的半导体器件。在图 1A 中， 半导体集成电路 100 夹 在第一抗冲击层 112 和第一冲击扩散层 113 与第二抗冲击层 102 和第二冲击扩散层 103 之 间。该第二冲击扩散层 103 提供在该半导体集成电路 100 和该第二抗冲击层 102 之间。至 于第一抗冲击层 112 和第二抗冲击层 102， 使用其中纤维体用有机树脂浸渍的结构体。 第一 抗冲击层 112 具有其中纤维体 160 用有机树脂 161 浸渍的结构体， 并且第二抗冲击层 102 具有其中纤维体 150 用有机树脂 151 浸渍的结构体。
半导体集成电路 100 的分离表面与第二冲击扩散层 103 接触， 并且另一个表面与 第一抗冲击层 112 接触。第一冲击扩散层 113 提供在第一抗冲击层 112 的外侧 ( 在与提供 半导体集成电路 100 的侧相对的侧 ) 上， 并且第二抗冲击层 102 提供在第二冲击扩散层 103 的外侧 ( 在与提供半导体集成电路 100 的侧相对的侧 ) 上。
图 1C 图示作为纤维体 160 的纺织织物的顶视图， 其使用经纱和纬纱的纱束来纺 织。
如在图 1C 中图示的， 纤维体 160 使用以固定间隔分隔开的经纱和以固定间隔分隔
开的纬纱纺织。使用经纱和纬纱纺织的这样的纤维体具有没有经纱和纬纱的区域。在这样 的纤维体 160 中， 有机树脂 161 进一步浸渍， 由此可以进一步增加纤维体 160 和半导体集成 电路之间的粘附力。
此外， 在纤维体 160 中， 经纱和纬纱的密度可以是高的并且没有经纱和纬纱的区 域的比例可以是低的。
纤维体 160 用有机树脂 161 浸渍的这样的结构体也叫做预浸料 (prepreg)。预 浸料具体地采用下列方式形成 ： 在纤维体用清漆 (varnish)( 其中基质树脂用有机溶剂稀 释 ) 浸渍后， 进行干燥使得有机溶剂挥发并且基质树脂被半固化。结构体的厚度优选地从 10μm 至 100μm， 更优选地从 10μm 至 30μm。当使用具有这样的厚度的结构体时， 可以制 造能够被弯曲的薄半导体器件。另外， 抗冲击层优选地具有 13GPa 或更高的弹性模量和低 于 300MPa 的断裂模量。例如， 作为抗冲击层， 可以使用具有从 13Gpa 至 15Gpa 的弹性模量 和 140MPa 的断裂模量的预浸料。
注意其中纤维体用有机树脂浸渍的结构体可通过堆叠多层形成。在该情况下， 结 构体可通过堆叠多个结构体形成， 在其的每个中具有单层的纤维体用有机树脂浸渍或用有 机树脂浸渍堆叠的多个纤维体。在堆叠多个结构体 ( 在其的每个中具有单层的纤维体用有 机树脂浸渍 ) 时， 另一层可介于结构体之间。
例 如 环 氧 树 脂、 非 饱 和 聚 酯 树 脂、 聚 酰 亚 胺 树 脂、 双马来酰亚胺三嗪树脂 (bismaleimde-triazine resin) 或氰酸酯树脂等热固性树脂可以用作有机树脂 161。备选 地， 例如聚苯醚树脂 (polyphenylene oxideresin)， 聚醚酰亚胺树脂， 或氟树脂等热塑性树 脂可用作有机树脂 161。 此外备选地， 从上文描述的热固性树脂和热塑性树脂选择的多个树 脂可用作有机树脂 161。 通过使用上文描述的有机树脂， 纤维体可以通过热处理固定到半导 体集成电路。有机树脂 161 的玻璃转变温度越高， 有机树脂 161 因局部压力而断裂得越少， 其是优选的。
高导热填充物可分散在有机树脂 161 或纤维的纱束中。作为高导热填充物， 可以 给出氮化铝、 氮化硼、 氮化硅、 氧化铝或其类似物。 作为高导热填充物， 还可以给出例如银或 铜等金属颗粒。当高导热填充物包含在有机树脂或纤维的纱束中时， 在半导体集成电路中 产生的热可以容易释放到外界。 因此， 可以抑制在半导体器件中的热存储， 并且可以减少半 导体器件的击穿 (breakdown)。
纤维体 160 是使用有机化合物或无机化合物的高强度纤维的纺织织物或非纺织 织物并且设置使得高强度纤维可以互相重叠。 高强度纤维具体是具有高拉伸弹性模量的纤 维或具有高杨氏模量的纤维。 作为高强度纤维的典型示例， 可以给出聚乙烯醇纤维、 聚酯纤 维、 聚酰胺纤维、 聚乙烯纤维、 芳族聚酰胺纤维、 聚对苯撑苯并二噁唑纤维、 玻璃纤维和碳纤 维。作为玻璃纤维， 可以给出使用 E 玻璃、 S 玻璃、 D 玻璃、 Q 玻璃等的玻璃纤维。注意纤维 体 160 可用上文描述的高强度纤维中的一种或多个上文描述的高强度纤维形成。
纤维体 160 可是使用经纱和纬纱的纤维束 ( 单纱 )( 在下文中， 纤维束称为纱束 ) 纺织的纺织织物， 或通过采用随机方式或在一个方向上堆叠多种纤维的纱束获得的非纺织 织物。在纺织织物的情况下， 平纹纺织织物、 斜纹织物、 缎纹纺织织物或其类似物可以视情 况使用。
纱束在横截面上可具有圆形或椭圆形。作为纤维纱束， 可使用已经经受用高压水蒸气、 使用液体作为介质的高频振动、 连续超声波振动、 用轧辊 (roller) 压等类似的纤维 开松 (fiber opening) 的纤维纱束。经受织物开松的纤维纱束具有大宽度， 具有在厚度方 向上更少数量的单纱， 并且在它的横截面上具有椭圆形或扁平形状。 此外， 通过使用松散扭 曲的纱作为纤维纱束， 纱束容易变平并且在横截面上具有椭圆形或扁平形状。采用该方式 使用在横截面上具有椭圆形或扁平形状的纱束可以使纤维体 160 的厚度变小。因此， 可以 使结构体变薄， 从而可以制造薄半导体器件。
在该实施例的图中， 纤维体 160 图示为纺织织物， 其使用在横截面上具有椭圆形 的纱束来平纹纺织。
此外， 为了增强有机树脂进入纤维纱束内部的渗透性， 纤维可经受表面处理。例 如， 作为表面处理， 可以给出用于活化纤维表面的电晕放电、 等离子体放电或其类似的。此 外， 可以给出使用硅烷偶联剂或钛酸盐偶联剂的表面处理。
此外， 作为冲击扩散层 ( 第一冲击扩散层和第二冲击扩散层 )， 使用具有低弹性模 量和高断裂强度的材料是优选的 ： 即优选使用具有橡胶弹性的膜。冲击扩散层优选地具有 从 5Gpa 至 12Gpa 的弹性模量和 300MPa 或更高的断裂模量。
冲击扩散层优选地用高强度材料形成。作为高强度材料的典型示例， 可以给出聚 乙烯醇树脂、 聚酯树脂、 聚酰胺树脂、 聚乙烯树脂、 芳族聚酰胺树脂、 聚对苯撑苯并二噁唑树 脂、 玻璃树脂等。 通过提供用具有弹性的高强度材料形成的冲击扩散层， 例如局部压力等负 荷通过层的整体扩散并且吸收， 使得可以防止半导体器件的损伤。 更具体地， 作为冲击扩散层， 可以给出芳族聚酰胺树脂、 聚萘二甲酸乙二酯 (PEN) 树脂、 聚醚砜 (PES) 树脂、 聚苯硫醚 (PPS) 树脂、 聚酰亚胺 (PI) 树脂或其类似物。在该实施 例中， 芳族聚酰胺树脂膜 ( 具有 10GPa 的弹性模量和 480MPa 的断裂强度 ) 用作冲击扩散层。
图 1B 图示其中半导体集成电路 100 和第二冲击扩散层 103 用粘结层 104 互相接 合， 并且第一抗冲击层 112 和第一冲击扩散层 113 用粘结层 114 互相接合的示例。 在该实施 例中， 芳族聚酰胺膜用作第二冲击扩散层 103 并且丙烯酸树脂用作粘结层 104。粘结层 104 使冲击扩散层和半导体集成电路互相接合是优选的， 并且热固性树脂、 紫外线固化树脂、 丙 烯酸树脂、 聚氨酯树脂、 环氧树脂、 硅酮树脂或其类似物可以用于此。在其中第一抗冲击层 112 和第一冲击扩散层 113 通过热和压力处理互相接合的情况下， 粘结层 114 不是必须使用 的。粘结层可具有从 3μm 至 15μm 的厚度。
此外， 保护层可在半导体集成电路上形成。图 2A 和 2B 各自图示其中无机绝缘层 105 作为保护层在半导体集成电路 100 上形成的示例。此外， 在图 2A 和 2B 中， 天线 101 在 半导体集成电路 100 上形成， 并且无机绝缘层 105 在其上形成。因为天线 101 用无机绝缘 层 105 覆盖， 可以防止充当天线的导电层的氧化。
无机绝缘层 105 通过溅射方法、 等离子体 CVD 方法、 涂覆方法、 印刷方法或类似方 法使用无机化合物形成以具有单层或堆叠层。作为无机化合物的典型示例， 给出氧化硅或 氮化硅。 作为氧化硅和氮化硅的典型示例， 可以给出氧化硅、 氧氮化硅、 氮化硅、 氮氧化硅或 其类似物。
此外， 无机绝缘层 105 可具有分层结构。例如， 分层结构可通过堆叠无机化合物形 成。典型地， 无机绝缘层 105 可通过堆叠氧化硅、 氮氧化硅和氧氮化硅形成。
用于制造半导体器件的方法参照图 3A 至 3D 描述。半导体集成电路 100 在具有
绝缘表面的衬底 110( 其是形成衬底 ) 上形成， 其具有介于它们之间的分离层 111( 参见图 3A)。
作为是形成衬底的衬底 110， 可以使用玻璃衬底、 石英衬底、 蓝宝石衬底、 陶瓷衬 底、 在其的表面上具有绝缘层的金属衬底或其类似物。 此外， 可使用可以承受该实施例的处 理温度的塑料衬底。通过半导体器件的制造步骤， 形成衬底可以根据要进行的步骤视情况 选择。
分离层 111 通过溅射方法、 等离子体 CVD 方法、 涂覆方法、 印刷方法或类似方法、 使 用从钨 (W)、 钼 (Mo)、 钛 (Ti)、 钽 (Ta)、 铌 (Nb)、 镍 (Ni)、 钴 (Co)、 锆 (Zr)、 锌 (Zn)、 钌 (Ru)、 铑 (Rh)、 钯 (Pd)、 锇 (Os)、 铱 (Ir) 和硅 (Si) 选择的元素、 或包含上文提到的元素中的任何 元素作为它的主要成分的合金材料或化合物材料的单层或堆叠层来形成。 包含硅的层的结 晶结构可是非晶结构、 微晶结构或多晶结构中的任一个。注意涂覆方法在它这里的类别中 包括旋涂法、 液滴排出法和配送器法 (dispenser method)。
在分离层 111 具有单层结构的情况下， 优选地形成钨层、 钼层或包含钨和钼的混 合物的层。相反， 可形成包含钨的氧化物或氧氮化物的层、 包含钼的氧化物或氧氮化物的 层、 或包含钨和钼的混合物的氧化物或氧氮化物的层。注意钨和钼的混合物对应于例如钨 和钼的合金。 在分离层 111 具有分层结构的情况下， 优选地形成钨层、 钼层或包含钨和钼的混 合物的层作为第一层以及形成钨、 钼或钨和钼的混合物的氧化物、 氮化物、 氧氮化物或氮氧 化物作为第二层。
在分离层 111 具有含钨层和含氧化钨层的分层结构的情况下， 含钨层可首先形成 并且用氧化物形成的绝缘层在含钨层上形成使得含氧化钨层可以在钨层和绝缘层之间的 界面处形成。 此外， 钨层的表面经受热氧化处理、 氧等离子体处理或使用例如臭氧水等强氧 化溶液的处理以形成包含钨的氧化物的层。等离子体处理或热处理可在氧、 氮、 一氧化二 氮、 一氧化二氮单质或该气体和另一个气体的混合气体的气氛中进行。这同样应用于形成 包含钨的氮化物、 氧氮化物和氮氧化物的层的情况。在含钨层形成后， 氮化硅层、 氧氮化硅 层和氮氧化硅层可在其上形成。
根据上文的步骤， 分离层 111 形成以便与衬底 110 接触 ； 然而， 本发明不限于其。 将是基底的绝缘层可形成以便与衬底 110 接触， 并且分离层 111 可提供以与该绝缘层接触。
半导体集成电路 100 和抗冲击层 112 结合， 并且半导体集成电路 100 通过使用分 离层 111 从衬底 110 分离。从而， 半导体集成电路 100 在第一抗冲击层 112 侧上提供 ( 参 见图 3B)。
在该实施例中， 作为第一抗冲击层 112， 使用其中纤维体 160 用有机树脂 161 浸渍 的结构体。结构体被加热并且经受压力接合使得结构体的有机树脂塑化或固化。在有机树 脂是有机塑性树脂的情况下， 塑化的有机树脂然后通过冷却到室温而固化。通过加热和压 力接合， 有机树脂均匀散开以便与半导体集成电路紧密接触， 并且固化。 其中结构体经受压 力接合的步骤在大气压或减压下进行。
注意其中半导体集成电路转移到另一个衬底的转移步骤可以通过视情况使用下 列方法进行 ： 其中分离层在衬底和半导体集成电路之间形成， 金属氧化物膜在分离层和半 导体集成电路之间提供， 以及该金属氧化物膜通过结晶而变脆弱， 由此分离该半导体集成
电路的方法 ； 其中含氢的非晶硅膜在具有高耐热性的衬底和半导体集成电路之间提供， 以 及该非晶硅膜用激光束辐照或蚀刻以去除非晶硅膜， 由此分离该半导体集成电路的方法 ； 其中分离层在衬底和半导体集成电路之间形成， 金属氧化物膜在分离层和半导体集成电 路之间提供， 该金属氧化物膜通过结晶而变脆弱， 部分分离层使用溶液或例如 NF3、 BrF3 或 ClF3 等卤素氟化物气体蚀刻掉， 以及在脆弱的金属氧化物膜处执行分离的方法 ； 其中半导 体集成电路在其上形成的衬底被机械去除或使用溶液或例如 NF3、 BrF3 或 ClF3 等卤素氟化 物气体蚀刻掉的方法 ； 或类似方法。备选地， 使用下列方法也是可能的 ： 其中包含氮、 氧、 氢 或其类似物的膜 ( 例如， 含氢的非晶硅膜、 含氢的合金膜或含氧的合金膜 ) 用作分离层， 以 及该分离层用激光束辐照使得包含在该分离层中的氮、 氧或氢作为气体放出， 由此促进半 导体集成电路和衬底之间的分离。
通过结合上文描述的分离方法， 转移步骤可以更容易地进行。 即， 在通过实施激光 束辐照、 通过使用气体或溶液蚀刻分离层和 / 或使用锐利的刀或手术刀 (scalpel) 机械去 除分离层使对于要互相分离的分离层和半导体集成电路的分离更容易后， 分离可以用物理 力 ( 例如， 由机器或其类似物 ) 实施。
备选地， 半导体集成电路可通过使液体渗透到分离层和半导体集成电路之间的界 面而从形成衬底分离。 第二抗冲击层 102 具有其中纤维体 150 用有机树脂 151 浸渍的结构体， 其与第一 抗冲击层 112 相似。结构体被加热并且经受压力接合， 使得第二冲击扩散层 103 和第二抗 冲击层 102 结合。粘结层 104 提供在第二冲击扩散层 103 的表面 ( 在与提供第二抗冲击层 102 的表面相对的 ) 上。
粘结层 104 接合到半导体集成电路 100 的暴露分离表面， 使得可以形成半导体器 件， 其具有夹在第一抗冲击层 112 与第二抗冲击层 102 和第二冲击扩散层 103 之间的半导 体集成电路 100( 参见图 3C)。
此外， 第一冲击扩散层 113 用介于其之间的粘结层 114 接合到第一抗冲击层 112 的表面 ( 其在与提供半导体集成电路 100 的表面相对的 )( 参见图 3D)。
如在图 16A 至 16C 中图示的， 第一冲击扩散层 113 可与其中第一抗冲击层 112 和 半导体集成电路 100 互相接合的步骤同时接合到第一抗冲击层 112。
与图 3A 相似地， 半导体集成电路 100 在具有绝缘表面的衬底 110( 其是形成衬底 ) 上形成， 其具有介于它们之间的分离层 111( 参见图 16A)。
第一抗冲击层 112 和第一冲击扩散层 113 堆叠在半导体集成电路 100 上， 并且进 行热和压力处理， 使得第一抗冲击层 112 和第一冲击扩散层 113 接合到半导体集成电路 100 并且通过使用分离层 111 从衬底 110 分离 ( 参见图 16B)。半导体集成电路 100 和第一抗冲 击层 112 的接合步骤与第一抗冲击层 112 和第一冲击扩散层 113 的接合步骤可同时或分别 进行。
第二抗冲击层 102 在其上堆叠的第二冲击扩散层 103 用粘结层 104 接合到半导体 集成电路 100 的分离表面， 使得形成半导体器件 ( 参见图 16C)。
即使在制造过程中进行压力处理， 也没有给半导体集成电路造成例如特性的损伤 或退化等不利影响， 因为冲击扩散层提供与半导体集成电路接触。 从而， 半导体器件可以高 良率地制造。
利用将半导体集成电路夹在中间的一对抗冲击层和一对冲击扩散层， 可以提供具 有强度同时实现厚度和尺寸减小的高度可靠半导体器件。
( 实施例 2)
在该实施例中， 高度可靠半导体器件和用于高良率地制造半导体器件的方法将参 照图 4A 至 4C 与图 5A 至 5C 详细描述。这里， 作为半导体器件的示例， 将描述互补金属氧化 物半导体 (CMOS) 晶体管 210 和晶体管 211 在具有绝缘表面的衬底 200( 其是形成衬底 ) 上 形成， 具有介于其之间的分离层 201 和基底绝缘层， 并且绝缘膜 212、 绝缘膜 213 和绝缘膜 214 在其上提供， 由此形成半导体集成电路 250( 参见图 4A)。
晶体管 210 是薄膜晶体管， 其包括源和漏区 224a 和 224b、 杂质区 223a 和 223b( 其 包含以比源和漏区 224a 和 224b 更低浓度的杂质 )、 沟道形成区 226、 栅极绝缘层 227、 栅电 极层 228 和具有侧壁结构的绝缘层 229a 和 229b。源和漏区 224a 和 224b 分别与充当源和 漏电极层的布线层 230a 和 230b 接触并且与其电连接。在该实施例中， 晶体管 210 是 p 沟 道薄膜晶体管， 其包含将 p 型导电性给予源和漏区 224a 和 224b 以及作为 LDD( 轻掺杂漏 ) 区的杂质区 223a 和 223b 的杂质元素 ( 例如， 硼 (B)、 铝 (Al)、 镓 (Ga) 或其类似物 )。
晶体管 211 是薄膜晶体管， 其包括源和漏区 204a 和 204b、 杂质区 203a 和 203b( 其 包含以比源和漏区 204a 和 204b 更低浓度的杂质 )、 沟道形成区 206、 栅极绝缘层 207、 栅电 极层 208 和具有侧壁结构的绝缘层 209a 和 209b。源和漏区 204a 和 204b 分别与充当源和 漏电极层的布线层 210a 和 210b 接触并且与其电连接。在该实施例中， 晶体管 211 是 n 沟 道薄膜晶体管， 其包含将 n 型导电性给予源和漏区 204a 和 204b 以及作为 LDD 区的杂质区 203a 和 203b 的杂质元素 ( 例如， 磷 (P)、 砷 (As) 或其类似物 )。
作为第一抗冲击层 262， 使用其中纤维体 280 用有机树脂 281 浸渍的结构体。 半导 体集成电路 250 和第一抗冲击层 262 接合， 并且使用分离层 210， 半导体集成电路 250 从衬 底 200 分离。从而， 半导体集成电路 250 在第一抗冲击层 262 侧上提供 ( 参见图 4B 和 4C)。
第二抗冲击层 252 具有使用的其中纤维体 270 用有机树脂 271 浸渍的结构体， 其 与第一抗冲击层 262 相似。结构体被加热并且经受压力接合， 使得第二冲击扩散层 253 和 第二抗冲击层 252 结合 ( 参见图 5A)。粘结层 254 提供在第二冲击扩散层 253 的表面 ( 其 与提供第二抗冲击层 252 的表面相对 ) 上。
粘结层 254 接合到半导体集成电路 250 的暴露分离表面 ( 参见图 5B)。此外， 第一 冲击扩散层 263 使用粘结层 264 接合到第一抗冲击层 262 的表面 ( 其与提供半导体集成电 路 250 的表面相对 )。从而， 可以制造半导体器件， 其具有夹在第一抗冲击层 262 和第一冲 击扩散层 263 与第二抗冲击层 252 和第二冲击扩散层 253 之间的半导体集成电路 250( 参 见图 5C)。
即使在制造过程中进行压力处理， 也没有给半导体集成电路造成例如特性的损伤 或退化等不利影响， 因为冲击扩散层提供与半导体集成电路接触。 从而， 半导体器件可以高 良率地制造。
利用将半导体集成电路夹在中间的一对抗冲击层和提供以堆叠在半导体集成电 路上的冲击扩散层， 可以提供具有强度同时实现厚度和尺寸减小的高度可靠半导体器件。
在该实施例中制造的半导体器件可以是通过在其中提供柔韧抗冲击层和冲击扩 散层而具有柔性的半导体器件。作为用于形成包括在晶体管 210 和 211 中的半导体层的材料， 可以使用通过气相 生长法或溅射法使用半导体材料气体 ( 以硅烷或锗烷为典型 ) 形成的非晶半导体 ( 在下文 中也称为 AS)， 通过利用光能或热能使非晶半导体结晶形成的多晶半导体， 微晶 ( 也称为半 非晶或微晶体 ) 半导体 ( 在下文中也称为 SAS) 或其类似物。半导体层可以通过溅射法、 LPCVD 法、 等离子体 CVD 法或类似方法形成。
当考虑吉布斯自由能时微晶半导体属于非晶和单晶之间的亚稳中间态。即， 微晶 半导体是具有第三态的半导体， 其在自由能方面是稳定的并且具有短程有序和晶格畸变。 柱状或针状晶体在关于衬底表面垂直的方向上生长。微晶硅 ( 其是微晶半导体的典型示 例 ) 的拉曼光谱位于比 520cm-1( 其代表单晶硅的拉曼光谱的峰 ) 更低的波数中。即， 微晶 -1 -1 硅的拉曼光谱的峰存在于代表单晶硅的 520cm 和代表非晶硅的 480cm 之间。 半导体包括 至少 1％原子百分比的氢或卤素以端接悬空键。此外， 例如氦、 氩、 氪或氖等稀有气体元素 可被包括在其中以进一步促进晶格畸变， 以便增强稳定性并且可以获得有利的微晶半导体 层。
微晶半导体层可以通过具有几十到几百兆赫兹的频率的高频等离子体 CVD 法或 具有 1GHz 或更高频率的微波等离子体 CVD 设备形成。微晶半导体层可以典型地使用例如 SiH4、 Si2H6、 SiH2Cl2、 SiHCl3、 SiCl4 或 SiF4 等氢化硅与氢的稀释物形成。除氢化硅和氢外用 氦、 氩、 氪和氖的稀有气体元素中一种或多种的稀释物， 可以形成微晶半导体层。在该情况 下， 氢与氢化硅的流量比例设置成 5 ∶ 1 至 200 ∶ 1， 优选地 50 ∶ 1 至 150 ∶ 1， 更优选地 100 ∶ 1。
氢化非晶硅可以典型地引用为非晶半导体， 同时多晶硅或其类似物可以典型地引 用为结晶半导体。多晶硅 ( 多晶体硅 ) 的示例包括所谓的高温多晶硅 ( 其包含多晶硅作为 主要成分并且以 800℃或更高的工艺温度形成 )、 所谓的低温多晶硅 ( 其包含多晶硅作为主 要成分并且以 600℃或更低的工艺温度形成 )、 通过使用促进结晶的元素或其类似物使非 晶硅结晶获得的多晶硅等。 自然地， 如上文描述的， 可以使用微晶半导体或在部分半导体层 中包括结晶相的半导体。
作为半导体的材料， 以及硅 (Si)、 锗 (Ge) 的元素或其类似物， 可以使用例如 GaAs、 InP、 SiC、 ZnSe、 GaN 或 SiGe 等化合物半导体。此外， 可以使用是氧化物半导体的氧化锌 (ZnO)、 氧化锡 (SnO2) 或其类似物。在使用 ZnO 作为半导体层的情况下， Y2O3、 Al2O3、 TiO2、 其 的堆叠层或其类似物可用作栅极绝缘层， 并且 ITO、 Au、 Ti 或其类似物可用作栅电极层、 源 电极层和漏电极层。另外， In、 Ga 或其类似物可以添加进入 ZnO。
在使用结晶半导体层作为半导体层的情况下， 该结晶半导体层可通过各种方法形 成 ( 例如激光结晶法、 热结晶法或使用例如镍等促进结晶的元素的热结晶法 )。 并且， 是 SAS 的微晶半导体可以通过用激光束进行辐照以增加它的结晶度而结晶。 在不引入促进结晶的 元素的情况下， 在用激光束辐照该非晶硅层之前， 释放氢直到包含在非晶硅层中的氢的浓 度通过在氮气氛下以 500℃的温度加热该非晶硅层一个小时而变成 1×1020 原子 /cm3 或更 小。这是因为当包含大量氢的非晶硅层用激光束辐照时非晶硅层受损伤。
对于将金属元素引入非晶半导体层的技术没有特别限制， 只要它是能够在非晶半 导体层的表面上或内部提供金属元素的技术即可。例如， 可以使用溅射法、 CVD 法、 等离子 体处理方法 ( 包括等离子体 CVD 法 )、 吸收方法或用金属盐溶液涂覆的方法。 在上文提到的工艺中， 使用溶液的方法是便利的， 并且具有容易调节金属元素的浓度的优势。另外， 为了 提高非晶半导体层的表面的润湿性以将水溶液在非晶半导体层的整个表面上散开， 优选地 通过在氧气氛中的 UV 光辐照、 热氧化、 使用包含羟自由基的臭氧水或过氧化氢溶液的处理 或类似的来形成氧化膜。
可通过添加促进结晶的元素 ( 也称为催化剂元素或金属元素 ) 到非晶半导体层并 且在结晶步骤 ( 其中非晶半导体层被结晶以形成结晶半导体层 ) 中进行热处理 ( 在 550℃ 至 750℃持续 3 分钟至 24 小时 ) 而进行结晶。促进结晶的元素可以是铁 (Fe)、 镍 (Ni)、 钴 (Co)、 钌 (Ru)、 铑 (Rh)、 钯 (Pd)、 锇 (Os)、 铱 (Ir)、 铂 (Pt)， 铜 (Cu) 和金 (Au) 中的一个或多 个。
为了将促进结晶的元素从结晶半导体层中去除或减少该元素， 包含杂质元素的半 导体层被形成以与结晶半导体层接触以便充当吸杂吸收体 (gettering sink)。 杂质元素可 是给予 n 型导电性的杂质元素、 给予 p 型导电性的杂质元素或稀有气体元素。例如， 可以使 用从磷 (P)、 氮 (N)、 砷 (As)、 锑 (Sb)、 铋 (Bi)、 硼 (B)、 氦 (He)、 氖 (℃ )， 氩气 (Ar)， 氪 (Kr)， 以及氙 (Xe) 选择的一个或多个元素。包含稀有气体元素的半导体层在包含促进结晶的元 素的结晶半导体层上形成， 并且进行热处理 ( 在 550℃至 750℃持续 3 分钟至 24 小时 )。在 结晶半导体层中促进结晶的元素移动进入包含稀有气体元素的半导体层， 并且在结晶半导 体层中促进结晶的元素被去除或减少。然后， 去除充当吸杂吸收体的包含稀有气体元素的 半导体层。 非晶半导体层可通过使用热处理和激光辐照处理的组合来结晶。 热处理或激光辐 照处理可分别执行若干次。
并且， 结晶半导体层可直接通过等离子体方法在衬底上形成。 备选地， 结晶半导体 层可通过使用等离子体方法在衬底上选择性地形成。
栅极绝缘层 207 和 227 可使用氧化硅形成， 或可用氧化硅和氮化硅的分层结构形 成。栅极绝缘层 207 和 227 可通过等离子体 CVD 法或低压 CVD 法沉积绝缘膜而形成或可通 过等离子体处理进行固相氧化或固相氮化而形成。 这是因为通过等离子体处理来进行单晶 半导体层的氧化或氮化而形成的栅极绝缘层是致密的， 具有高耐受电压， 并且在可靠性上 是优秀的。例如， 一氧化二氮 (N2O) 与 Ar 按 1 比 3 倍 ( 流量比例 ) 稀释并且具有 3kW 至 5kW 的功率的微波 (2.45GHz) 在 10Pa 至 30Pa 的压强下施加以将半导体层的表面氧化或氮化。 通过该处理， 形成具有 1nm 至 10nm( 优选地 2nm 至 6nm) 厚度的绝缘膜。 此外， 引入一氧化二 氮 (N2O) 和硅烷 (SiH4)， 并且氧氮化硅膜通过 3kW 至 5kW 的功率的微波 (2.45GHz) 在 10Pa 至 30Pa 的压强下的应用来进行气相沉积法而形成 ； 因此， 形成栅极绝缘层。固相反应和通 过气相沉积法的反应的组合可以形成具有低界面态密度和优秀耐受电压的栅极绝缘层。
作为栅极绝缘层 207 和 227， 可使用例如二氧化锆、 氧化铪、 二氧化钛或五氧化二 钽 (tantalum pentoxide) 等高介电常数材料。当高介电常数材料用作栅极绝缘层 207 和 227 时， 可以减小栅极漏电流。
栅电极层 208 和 228 可以通过 CVD 法、 溅射法、 液滴排出法或类似方法形成。栅电 极层可使用从 Ag、 Au、 Cu、 Ni、 Pt、 Pd、 Ir、 Rh、 W、 Al、 Ta、 Mo、 Cd、 Zn、 Fe、 Ti、 Si、 Ge、 Zr 和 Ba 选择的元素、 或包含该元素中的任何元素作为它的主要成分的合金材料或化合物材料来形 成。备选地， 可使用以掺杂有例如磷等杂质元素的多晶硅膜为典型的半导体膜或 AgPdCu 合
金。 此外， 可采用单层结构或多层结构 ； 例如， 可采用氮化钨膜和钼膜的两层结构， 或可采用 其中具有 50nm 厚度的钨膜、 具有 500nm 厚度的铝硅合金 (Al-Si) 的膜和具有 30nm 厚度的 氮化钛膜采用该顺序堆叠的三层结构。在三层结构的情况下， 氮化钨膜可代替钨膜使用作 为第一导电膜， 铝钛合金 (Al-Ti) 膜可代替铝硅合金 (Al-Si) 膜使用作为第二导电膜， 并且 钛膜可代替氮化钛膜使用作为第三导电膜。
具有对可见光的透射性质的透光材料也可以用作栅电极层 208 和 228。作为透光 导电材料， 可以使用氧化铟锡 (ITO)、 含氧化硅的氧化铟锡 (ITSO)、 有机铟、 有机锡、 氧化锌 或其类似物。备选地， 可使用含氧化锌 (ZnO) 的氧化铟锌 (IZO)、 氧化锌 (ZnO)、 掺杂有镓 (Ga) 的氧化锌、 氧化锡 (SnO2)、 含氧化钨的氧化铟、 含氧化钨的氧化铟锌、 含氧化钛的氧化 铟、 含氧化钛的氧化铟锡或其类似物。
如果形成栅电极层 208 和 228 需要蚀刻处理， 可形成掩模并且可进行干法蚀刻或 湿法蚀刻。通过使用 ICP( 感应耦合等离子体 ) 蚀刻法并且视情况控制蚀刻条件 ( 例如， 施 加于螺旋电极的电功率量、 施加于衬底侧上的电极的电功率量或在衬底侧上的电极温度 )， 电极层可以蚀刻成锥形。注意作为蚀刻气体， 可视情况使用例如 Cl2、 BCl3、 SiCl4 和 CCl4 等 氯化气体， 例如 CF4、 SF6 和 NF3 等氟化气体或 O2。 具有侧壁结构的绝缘层 209a、 209b、 229a 和 229b 可通过形成覆盖栅电极层和半导 体层的绝缘层并且通过 RIE( 反应离子蚀刻 ) 方法的各向异性蚀刻来处理该绝缘层而采用 自对准方式形成。这里， 对于绝缘层没有特别限制， 但绝缘层优选地使用氧化硅形成， 其通 过反应 TEOS( 原硅酸四乙酯 )、 硅烷或其类似物和氧、 氧化亚氮或其类似物形成并且其具有 有利的阶梯覆盖。 绝缘层可以通过热 CVD 法、 等离子体 CVD 法、 正常压力 CVD 法、 偏置 ECRCVD 法、 溅射法或类似方法形成。
尽管单栅极结构在该实施例中描述， 还可采用例如双栅极结构等多栅极结构。在 该情况下， 栅电极层可提供在半导体层上面和下面并且多个栅电极层可仅提供在半导体层 一侧 ( 上面或下面 ) 上。
备选地， 可采用其中硅化物提供给晶体管的源区和漏区的结构。硅化物通过在半 导体层的源和漏区上形成导电膜并且使在半导体层的源和漏区 ( 其部分暴露 ) 中的硅和该 导电膜通过热处理、 GRTA 法、 LRTA 法或类似方法进行反应而形成。备选地， 硅化物可通过 使用激光束或灯光辐照形成。作为用作形成该硅化物的导电膜的材料， 可以使用下列 ： 钛 (Ti)、 镍 (Ni)、 钨 (W)、 钼 (Mo)、 钴 (Co)、 锆 (Zr)、 铪 (Hf)、 钽 (Ta)、 钒 (V)、 钕 (Nd)、 铬 (Cr)、 铂 (Pt)、 钯 (Pd) 或其类似物。
充当源和漏电极层的布线层 210a、 210b、 230a 和 230b 可以通过 PVD 法、 CVD 法、 蒸 发法或类似方法沉积导电膜然后将导电膜蚀刻成期望形状而形成。备选地， 布线层可以通 过印刷法、 电镀法或类似方法在预定位置选择性地形成。 此外， 也可使用回流法和大马士革 法 (damascene method)。作为布线层 210a、 210b、 230a 和 230b 的材料， 可使用例如 Ag、 Au、 Cu、 Ni、 Pt、 Pd、 Ir、 Rh、 W、 Al、 Ta、 Mo、 Cd、 Zn、 Fe、 Ti、 Zr 或 Ba 等金属、 或例如 Si 或 Ge 等半 导体或其合金或其氮化物。此外， 还可以使用透光材料。
当布线层使用透光导电材料形成时， 可以使用氧化铟锡 (ITO)、 含氧化硅的氧化铟 锡 (ITSO)、 含氧化锌 (ZnO) 的氧化铟锌 (IZO)、 氧化锌 (ZnO)、 掺杂有镓 (Ga) 的 ZnO、 氧化锡 (SnO2)、 含氧化钨的氧化铟、 含氧化钨的氧化铟锌、 含氧化钛的氧化铟、 含氧化钛的氧化铟
锡或其类似物。
氧化硅、 氮化硅、 氧氮化硅、 氧化铝、 氮化铝、 氧氮化铝或另一个无机绝缘材料可以 用作绝缘膜 212、 213 和 214。
即使在制造过程中进行压力处理， 也不会给半导体集成电路造成例如特性的损伤 或退化等不利影响， 因为冲击扩散层提供与半导体集成电路接触。 从而， 半导体器件可以高 良率地制造。
利用将半导体集成电路夹在中间的一对抗冲击层和一对冲击扩散层， 可以提供具 有强度同时实现厚度和尺寸减小的高度可靠半导体器件。
根据本发明的半导体器件的实施例， 更不用说场效应晶体管， 使用半导体层的存 储元件可以用作半导体元件 ； 因此， 可以制造和提供可以满足各种应用要求的功能的半导 体器件。
( 实施例 3)
在该实施例中， 具有存储器的半导体器件的示例 ( 如实现更高集成度和厚度与尺 寸的进一步减小的半导体器件 ) 和其的制造方法将参照图 6A 至 6E、 图 7A 至 7C 与图 8A 和 8B 描述。
该实施例的半导体器件包括存储器， 其包括存储器单元阵列和驱动该存储单元阵 列的驱动电路部分。
分离层 301 在具有绝缘表面的衬底 300( 其是形成衬底 ) 上形成， 并且充当基底膜 的绝缘膜 302 在该分离层 301 上形成。
接着， 半导体膜在绝缘膜 302 上形成。该半导体膜可通过溅射法、 LPCVD 法、 等离 子体 CVD 法或类似方法形成为 25 至 200nm 厚 ( 优选地， 30 至 150nm 厚 )。
在该实施例中， 非晶半导体膜在绝缘膜 302 上形成， 并且该非晶半导体膜通过激 光束辐照结晶 ； 因此， 形成了是结晶半导体膜的半导体膜。
如上文描述获得的半导体膜可选择性地掺杂有少量杂质元素 ( 硼或磷 ) 用于控制 薄膜晶体管的阈值电压。该杂质元素的掺杂可在结晶前在非晶半导体膜上进行。当该非晶 半导体膜掺杂有杂质元素时， 杂质可以通过热处理激活以用于稍后结晶。 此外， 也可以提高 在掺杂中产生的缺陷等。
接着， 半导体膜使用掩模处理成期望的形状。 在该实施例中， 在半导体膜上形成的 氧化膜去除后， 形成另一个氧化膜。然后， 形成光掩模， 并且使用光刻 (photolithography) 进行加工处理， 以便形成半导体层 303、 304、 305 和 306。对于半导体层的端部部分， 可提供 倾角 ( 锥角 )。
蚀刻可通过等离子体蚀刻 ( 干法蚀刻 ) 或湿法蚀刻执行。对于处理大尺寸衬底， 等离子体蚀刻是合适的。作为蚀刻气体， 使用包含氟或氯的气体， 例如 CF4、 NF3、 Cl2 或 BCl3 等， 并且例如 He 或 Ar 等惰性气体可适当地添加到其中。备选地， 当蚀刻通过大气压放电而 被采用时， 局部放电是可能的， 并且从而可以进行蚀刻而不在整个衬底上形成掩模。
绝缘膜 310 在半导体层 305 上形成。该绝缘膜 310 可使用氧化硅或氧化硅和氮化 硅的分层结构形成。 该绝缘膜 310 可通过等离子体 CVD 法或低压 CVD 法沉积绝缘膜而形成。 绝缘层经受通过等离子体处理的固相氧化或固相氮化以形成绝缘膜 310 是优选的。这是因 为通过等离子体处理的半导体层 ( 典型地， 硅层 ) 的氧化或氮化形成的绝缘层具有致密膜质量、 高耐受电压和高可靠性。绝缘膜 310 用作用于将电荷注入电荷积累层 311 的隧道绝 缘层 ； 因此， 强绝缘层是优选的。该绝缘膜 310 优选地形成以具有 1nm 至 20nm 并且优选地 3nm 至 6nm 的厚度。
绝缘膜 310 优选地通过等离子体处理采用如下这样的方式形成 ： 例如氧化硅层通 过在氧气氛下的等离子体处理在半导体层上形成具有 3nm 至 6nm 的厚度， 以及通过在氮气 氛下用氮等离子体处理该氧化硅层的表面而形成氮等离子体处理的层。 具体地， 首先， 具有 3nm 至 6nm 的厚度的氧化硅层通过在氧气氛下的等离子体处理在半导体层上形成。 然后， 具 有高浓度氮的氮等离子体处理的层通过在氮气氛下进行等离子体处理而在该氧化硅层的 表面上或在表面附近连续地形成。注意表面附近指的是从该氧化硅层的表面大约 0.5nm 至 1.5nm 的深度。例如， 通过在氮气氛下实施等离子体处理， 获得其中氧化硅层在从表面到大 约 1nm 的深度的区域中包含原子百分比 20％至 50％氮的结构。
作为半导体层的典型示例的硅层的表面通过等离子体处理而氧化， 由此可以形成 在界面中不具有畸变的致密氧化层。 另外， 通过氧化层的等离子体处理氮化， 在一部分表面 上的氧由氮代替并且形成氮层， 由此可以使该层更致密。 因此， 可以形成耐受电压高的绝缘 层。
在任何情况下， 通过使用前述的通过等离子体处理的固相氧化或固相氮化， 即使 使用具有 700℃或更低的耐热温度的玻璃衬底， 可以获得等同于在从 950℃到 1050℃的温 度形成的热氧化膜的绝缘层。从而， 具有高可靠性的隧道绝缘层可以形成为非易失性存储 元件的隧道绝缘层。
电荷累积层 311 在绝缘膜 310 上形成。该电荷累积层 311 可提供以具有单个层或 分层结构。
电荷累积层 311 可以是用半导体材料或导电材料的层或颗粒形成的浮动栅。作为 半导体材料， 可以给出硅、 硅锗或其类似物。当使用硅时， 可以使用非晶硅或多晶硅。此外， 还可以使用掺杂有磷的多晶硅。作为导电材料， 可以使用从钽 (Ta)、 钛 (Ti)、 钼 (Mo) 和钨 (W) 选择的元素、 包含上述元素作为它的主要成分的合金、 其中结合上述元素的合金膜 ( 典 型地， Mo-W 合金膜或 Mo-Ta 合金膜 )、 或给予导电性的硅膜。在使用这样的材料形成的导电 层下， 可形成例如氮化钽、 氮化钨、 氮化钛或氮化钼等氮化物 ； 或例如硅化钨、 硅化钛或硅化 钼等硅化物。 此外， 可采用上文描述的半导体材料、 导电材料或半导体材料和导电材料的分 层结构。例如， 可采用硅层和锗层的分层结构。
备选地， 电荷累积层 311 可以形成为具有捕获电荷的陷阱的绝缘层。作为这样的 材料的典型示例， 给出硅化合物和锗化合物。 作为硅化合物， 可以给出氮化硅、 氧氮化硅、 添 加氢的氧氮化硅或其类似物。作为锗化合物的示例， 可以给出氮化锗、 添加氧的氮化锗、 添 加氮的氧化锗、 添加氧和氢的氮化锗、 添加氮和氢的氧化锗等。
接着， 形成用于覆盖半导体层 303、 304 和 306 的掩模。给予 n 型导电性的杂质元 素使用掩模和电荷累积层 311 作为掩模来添加以形成 n 型杂质区 362a 和 n 型杂质区 362b。 在该实施例， 作为给予 n 型导电性的杂质元素的磷 (P) 用作杂质元素。这里， 给予 n 型导电 性的杂质元素被添加使得 n 型杂质区 362a 和 n 型杂质区 362b 包含以大约 1×1017 原子 / cm3 至 5×1018 原子 /cm3 的浓度的杂质元素。之后， 去除覆盖半导体层 303、 304 和 306 的掩 模。去除在半导体层 306 上的氧化膜， 并且形成覆盖半导体层 305、 半导体层 306、 绝缘 膜 310 和电荷累积层 311 的栅极绝缘层 309。当栅极绝缘层 309 在存储单元阵列中具有大 厚度时， 薄膜晶体管和存储元件可以具有抵御高电压的高电阻 (high resistance) ； 因此可 以提高可靠性。
注意尽管在半导体层 305 上形成的栅极绝缘层 309 充当在后来完成的存储元件中 的控制绝缘层， 在半导体层 306 上形成的绝缘层 309 充当薄膜晶体管的栅极绝缘层。因此， 该层在该说明书中叫做栅极绝缘层 309。
去除在半导体层 303 和 304 上的氧化膜， 并且形成覆盖半导体层 303 和半导体层 304 的栅极绝缘层 308( 参见图 6A)。该栅极绝缘层 308 可以通过等离子体 CVD 法、 溅射法 或类似方法形成。在驱动电路部分中提供的薄膜晶体管的栅极绝缘层 308 的厚度是从 1nm 至 10nm， 更优选地大约 5nm。当栅极绝缘层 308 被减薄时， 可以使在驱动电路部分中的晶体 管用低电压在高速下运行。
栅极绝缘层 308 可使用氧化硅或氧化硅和氮化硅的分层结构形成。栅极绝缘膜 308 可通过等离子体 CVD 法或低压 CVD 法沉积绝缘膜形成， 或可通过等离子体处理的固相氧 化或固相氮化形成。 这是因为通过等离子体处理氧化或氮化半导体层形成的栅极绝缘层是 致密的， 并且具有高介电强度和优秀的可靠性。
作为栅极绝缘层 308， 可使用高介电常数材料。 当高介电常数材料用作栅极绝缘层 308 时， 可以减小栅极漏电流。作为高介电常数材料， 可以使用二氧化锆、 氧化铪、 二氧化钛 或五氧化二钽或其类似物。此外， 氧化硅层可通过等离子体处理的固相氧化形成。
此外， 薄氧化硅膜还可以通过 GRTA 法、 LRTA 法或类似方法氧化半导体区域的表面 而形成， 由此形成热氧化膜。注意例如氩等稀有气体元素优选地包括在反应气体中并且优 选地混合在待形成的绝缘膜中以便在低的膜形成温度形成具有极少栅极漏电流的致密绝 缘膜。
接着， 具有 20nm 至 100nm 的厚度的第一导电膜和具有 100nm 至 400nm 的厚度的 第二导电膜 ( 其中每个充当栅电极层 ) 堆叠在栅极绝缘层 308 和 309 上。该第一和第二 导电膜可以通过溅射法、 蒸发法、 CVD 法或类似方法形成。该第一和第二导电膜可使用从钽 (Ta)、 钨 (W)、 钛 (Ti)、 钼 (Mo)、 铝 (Al)、 铜 (Cu)、 铬 (Cr) 和钕 (Nd) 选择的元素或包含上述 材料作为主要成分的合金或化合物材料形成。备选地， 该第一导电膜和第二导电膜可由以 掺杂有例如磷等杂质元素的多晶硅膜为典型的半导体膜或 AgPdCu 合金膜来形成。导电膜 不限于两层结构， 并且例如可具有其中具有 50nm 厚度的钨膜、 具有 500nm 厚度的铝硅合金 (Al-Si) 膜和具有 30nm 厚度的氮化钛膜顺序地堆叠的三层结构。在三层结构的情况下， 氮 化钨膜可代替钨膜使用作为第一导电膜， 铝钛合金 (Al-Ti) 膜可代替铝硅合金 (Al-Si) 膜 使用作为第二导电膜， 并且钛膜可代替氮化钛膜使用作为第三导电膜。 备选地， 也可采用单 层结构。在该实施例中， 氮化钽形成到 30nm 的厚度以用于第一导电膜， 并且钨 (W) 形成到 370nm 的厚度以用于第二导电膜。
第一导电膜和第二导电膜被蚀刻以形成第一栅电极层 312、 313 和 314、 第二栅电 极层 316、 317 和 318、 第一控制栅电极层 315、 和第二控制栅电极层 319( 参见图 6B)。
在该实施例中， 示出其中第一栅电极层和第二栅电极层 ( 第一控制栅电极层和第 二控制栅电极层 ) 形成以具有垂直侧面的示例 ； 然而， 本发明不限于此。 第一栅电极层和第二栅电极层 ( 第一控制栅电极层和第二控制栅电极层 ) 可具有锥形， 或第一栅电极层或第 二栅电极层 ( 第一控制栅电极层或第二控制栅电极层 ) 可具有锥形而另一个栅电极层可通 过各向异性蚀刻具有垂直侧面。在堆叠的栅电极层之间， 锥角可以是不同的或相等的。利 用锥形， 堆叠在其上的膜的覆盖性被提高并且缺陷减少， 其提高可靠性。
栅极绝缘层 308 和 309 可通过在形成栅电极层 ( 和控制栅电极层 ) 中的蚀刻步骤 蚀刻到一定程度并且减薄 ( 所谓的膜减少 )。
接着， 形成覆盖半导体层 304 的掩模 321 和覆盖半导体层 305 与 306 的掩模 363。 给予 p 型导电性的杂质元素 320 使用掩模 321 和 363、 第一栅电极层 312 和第二栅电极层 316 作为掩模来添加以形成 p 型杂质区 322a 和 p 型杂质区 322b。在该实施例中， 硼 (B) 用 作杂质元素。 这里， 进行掺杂加使得 p 型杂质区 322a 和 p 型杂质区 322b 包含以大约 1×1020 原子 /cm3 至 5×1021 原子 /cm3 的浓度的给予 p 型导电性的杂质元素。 此外， 沟道形成区 323 在半导体层 303 中形成 ( 参见图 6C)。
p 型杂质区 322a 和 p 型杂质区 322b 是高浓度 p 型杂质区， 其充当源区和漏区。
接着， 形成覆盖半导体层 303 的掩模 325。给予 n 型导电性的杂质元素 324 使用掩 模 325、 第一栅电极层 313、 第二栅电极层 317、 第一栅电极层 314、 第二栅电极层 318、 第一控 制栅电极层 315 和第二控制栅电极层 319 作为掩模来添加以形成 n 型杂质区 326a、 326b、 364a、 364b、 327a、 327b、 328a 和 328b。在该实施例中， 磷 (P) 用作杂质元素。这里， 添加给 予 n 型导电性的杂质元素加使得 n 型杂质区 326a、 326b、 327a、 327b、 328a 和 328b 包含以大 19 3 20 3 约 5×10 原子 /cm 至 5×10 原子 /cm 的浓度的 n 型杂质元素。此外， 沟道形成区 329、 沟道形成区 330 和沟道形成区 331 分别在半导体层 304、 半导体层 305 和半导体层 306 中形 成 ( 参见图 6D)。
n 型杂质区 326a、 326b、 327a、 327b、 328a 和 328b 是高浓度 n 型杂质区， 其充当源 区和漏区。在另一方面， n 型杂质区 364a 和 n 型杂质区 364b 是低浓度杂质区， 其变成 LDD 区。
掩模 325 通过 O2 灰化或用抗蚀剂剥离器 (resist stripper) 去除， 并且氧化膜也 去除。之后， 可形成绝缘膜也就是侧壁以便覆盖栅电极层的侧边。该侧壁可通过等离子体 CVD 法或低压 CVD(LPCVD) 法用包含硅的绝缘膜形成。
为了激活杂质元素， 可进行热处理、 强光辐照或激光辐照。在激活的同时， 可以减 小对栅极绝缘层和对栅极绝缘层和半导体层之间的界面的等离子体损伤。
接着， 形成覆盖栅极绝缘层和栅电极层的层间绝缘层。 在该实施例中， 采用绝缘膜 367 和绝缘膜 368 的堆叠层结构。该绝缘膜 367 和绝缘膜 368 各自可是通过溅射法或等离 子体 CVD 法形成的氮化硅膜、 氮氧化硅膜、 氧氮化硅膜或氧化硅膜。此外， 包含硅的另一个 绝缘膜也可被采用以具有单层结构或包括三层或更多层的堆叠层结构。
此外， 热处理在 300℃至 550℃在氮气氛中进行 1 至 12 小时， 由此氢化半导体层。 优选地， 该步骤在 400℃至 500℃进行。通过该步骤， 在半导体层中的悬空键可以由包含在 是层间绝缘层的绝缘膜 367 中的氢端接。在该实施例中， 热处理在 410℃进行一个小时。
绝缘膜 367 和绝缘膜 368 可以使用从无机绝缘材料选择的材料形成， 例如氮化铝 (AlN)、 包含比氮的数量更大数量的氧的氧氮化铝 (AlON)、 包含比氧的数量更大数量的氮的 氮氧化铝 (AlNO)、 氧化铝、 类金刚石碳 (DLC) 和含氮的碳 (CN) 等。 另外， 还可使用硅氧烷树脂。该硅氧烷树脂对应于包括 Si-O-Si 键的树脂。
接着， 使用抗蚀剂掩模， 到达半导体层的接触孔 ( 开口 ) 在绝缘膜 367 和 368 与栅 极绝缘层 308 和 309 中形成。蚀刻可根据用于蚀刻的材料的选择比来进行一次或多次。绝 缘膜 367 和 368 与栅极绝缘层 308 和 309 通过蚀刻部分去除以形成到达 p 型杂质区 322a 和 322b 与 n 型杂质区 326a、 326b、 327a、 327b、 328a 和 328b( 其是源区和漏区 ) 的开口。对 于蚀刻， 可采用湿法蚀刻、 干法蚀刻或两者都采用。 例如氟化氢铵和氟化铵的混合溶液等氢 氟酸基溶液可用作湿法蚀刻的蚀刻剂。作为蚀刻气体， 可以适当地使用以 Cl2、 BCl3、 SiCl4 和 CCl4 或类似物为典型的氯基气体， 以 CF4、 SF6 和 NF3 或类似物为典型的氟基气体或 O2。此 外， 惰性气体可添加到蚀刻气体。作为要添加的惰性元素， 可以使用从 He、 Ne、 Ar、 Kr 和 Xe 选择的一个或多个元素。
导电膜被形成以便覆盖开口， 并且该导电膜被蚀刻以形成布线层 369a、 369b、 370a、 370b、 371a、 371b、 372a 和 372b， 其是电连接到源区和漏区的部分的源电极层和漏电 极层。该布线层可以通过 PVD 法、 CVD 法、 蒸发法或类似方法形成导电膜然后将导电膜蚀刻 成期望形状而形成。另外， 导电层可以通过液滴排出法、 印刷法、 电镀法或类似方法在预定 位置选择性地形成。此外， 也可使用回流法和大马士革法。作为源和漏电极层的材料， 可使 用例如 Ag、 Au、 Cu、 Ni、 Pt、 Pd、 Ir、 Rh、 W、 Al、 Ta、 Mo、 Cd、 Zn、 Fe、 Ti、 Zr 或 Ba 等金属， 或 Si 或 Ge、 其合金或氮化物。此外， 可以使用这些的分层结构。在该实施例中， 钛 (Ti) 形成为 60nm 厚， 氮化钛形成为 40nm 厚， 铝形成为 700nm 厚， 并且钛 (Ti) 形成为 200nm 厚， 然后堆叠膜处 理成期望的形状。
通过上文步骤， 可以形成半导体集成电路 350， 其包括 ： 在驱动电路部分中的是具 有 p 型杂质区的 p 沟道薄膜晶体管的薄膜晶体管 373 和是具有 n 型杂质区的 n 沟道薄膜晶 体管的薄膜晶体管 374 ； 以及在存储单元阵列中的具有 n 型杂质区的存储元件 375 和是具 有 n 型杂质区的 n 沟道薄膜晶体管的薄膜晶体管 376( 参见图 6E)。
在该实施例中， 绝缘层 390 在半导体集成电路 350 上形成 ( 参见图 7A)。接着， 充 当天线的导电层 380 在绝缘层 390 上形成， 并且无机绝缘层 381 作为保护层在导电层 380 上形成 ( 参见图 7B)。
作为第一抗冲击层 382， 使用其中纤维体 383 用有机树脂 384 浸渍的结构体。 该结 构体被加热并且经受压力接合， 使得半导体集成电路 350、 第一抗冲击层 382 和第一冲击扩 散层 391 接合。然后， 半导体集成电路 350 通过使用分离层 301 从衬底 300 分离。从而， 半 导体集成电路 350 在第一抗冲击层 382 侧上提供 ( 参见图 7C)。
作为第二抗冲击层 385， 使用其中纤维体 386 用有机树脂 387 浸渍的结构体， 其与 第一抗冲击层 382 相似。该结构体被加热并且经受压力接合， 使得第二冲击扩散层 388 和 第二抗冲击层 385 结合 ( 参见图 8A)。粘结层 389 提供在第二扩散层 388 的表面 ( 其与提 供第二抗冲击层 385 的表面相对 ) 上。
粘结层 389 接合到半导体集成电路 350 的暴露分离表面， 使得可以形成具有夹在 第一抗冲击层 382 与第二抗冲击层 385 和第二冲击扩散层 388 之间的半导体集成电路 350 的半导体器件 ( 参见图 8B)。 通过上文的步骤， 可以制造具有该实施例的存储器的半导体器 件。
即使在制造过程中进行压力处理， 不会给半导体集成电路造成例如特性的损伤或退化等不利影响， 因为冲击扩散层提供与半导体集成电路接触。 从而， 半导体器件可以高良 率地制造。
利用将半导体集成电路夹在中间的一对抗冲击层和一对冲击扩散层， 可以提供具 有强度同时实现厚度和尺寸减小的高度可靠半导体器件。
( 实施例 4)
在该实施例中， 高度可靠半导体器件和用于高良率地制造半导体器件的方法将参 照图 17A 至 17C、 图 18A 和 18B 与图 19A 至 19D 详细描述。
在该实施例的半导体器件中， 半导体集成电路从用于形成该半导体集成电路的衬 底分离并且夹在柔韧的抗冲击层之间。 注意半导体集成电路在其上形成的衬底在该说明书 中也称为形成衬底。 因此， 半导体集成电路在形成衬底上形成， 其具有介于它们之间的分离 层。
该实施例的半导体器件在图 17A 和 17B 中图示。在图 17A 中， 半导体集成电路 100 夹在第一抗冲击层 112 和第二抗冲击层 102 之间， 并且冲击扩散层 103 提供在该半导体集 成电路 100 和该第二抗冲击层 102 之间。第一抗冲击层 112 和第二抗冲击层 102 各自具有 结构体。在第一抗冲击层 112 的结构体中， 纤维体 160 用有机树脂 161 浸渍。在第二抗冲 击层 102 的结构体中， 纤维体 150 用有机树脂 151 浸渍。
图 17C 图示作为纤维体 160 的纺织织物的顶视图， 其使用经纱和纬纱的纱束来纺织。 如在图 17C 中图示的， 纤维体 160 使用以固定间隔分隔开的经纱和以固定间隔分 隔开的纬纱纺织。
该实施例的图中， 纤维体 160 图示为纺织织物， 其使用在横截面上具有椭圆形的 纱束来平纹纺织。
在该实施例中， 芳族聚酰胺树脂膜 ( 具有 10GPa 的弹性模量和 480MPa 的断裂强 度 ) 用作冲击扩散层。
图 17B 图示其中半导体集成电路 100 和冲击扩散层 103 使用粘结层 104 互相接合 的示例。在该实施例中， 芳族聚酰胺膜用作第二冲击扩散层 103 并且丙烯酸树脂用作粘结 层 104。
备选地， 保护层可在半导体集成电路上形成。图 18A 和 18B 各自图示其中无机绝 缘层 105 作为保护层在半导体集成电路 100 上形成的示例。此外， 在图 18A 和 18B 中， 天线 101 在半导体集成电路 100 上形成， 并且无机绝缘层 105 在其上形成。因为天线 101 用无机 绝缘层 105 覆盖， 可以防止充当天线的导电层的氧化。
用于制造半导体器件的方法参照图 19A 至 19D 图示。半导体集成电路 100 在具有 绝缘表面的衬底 110( 其是形成衬底 ) 上形成， 其具有介于它们之间的分离层 111( 参见图 19A)。
半导体集成电路 100 和第一抗冲击层 112 互相结合， 并且然后半导体集成电路 100 通过使用分离层 111 从衬底 110 分离。从而， 半导体集成电路 100 在第一抗冲击层 112 侧 上提供 ( 参见图 19B)。
在该实施例中， 作为第一抗冲击层 112， 使用其中纤维体 160 用有机树脂 161 浸渍 的结构体。结构体被加热并且经受压力接合使得结构体的有机树脂被塑化或固化。在有机
树脂是有机塑性树脂的情况下， 塑化的有机树脂然后通过冷却到室温而固化。通过加热和 压力接合， 有机树脂均匀散开以便与半导体集成电路紧密接触， 并且固化。 其中结构体经受 压力接合的步骤在大气压或减压下进行。
第二抗冲击层 102 也具有其中纤维体 150 用有机树脂 151 浸渍的结构体， 其与第 一抗冲击层 112 相似。结构体被加热并且经受压力接合， 使得冲击扩散层 103 和第二抗冲 击层 102 接合 ( 参见图 19C)。
粘结层 104 提供在第二冲击扩散层 103 的表面 ( 在与提供第二抗冲击层 102 的表 面相对 ) 上。
粘结层 104 接合到半导体集成电路 100 的暴露分离表面， 使得可以形成半导体器 件， 其具有夹在第一抗冲击层 112 与第二抗冲击层 102 和冲击扩散层 103 之间的半导体集 成电路 100( 参见图 19D)。
即使在制造过程中进行压力处理， 也不会给半导体集成电路造成例如特性的损伤 或退化等不利影响， ， 因为冲击扩散层提供与半导体集成电路接触。从而， 半导体器件可以 高良率地制造。
利用将半导体集成电路夹在中间的一对抗冲击层和提供以在半导体集成电路上 堆叠的冲击扩散层， 可以提供具有强度同时实现厚度和尺寸减小的高度可靠半导体器件。
( 实施例 5)
在该实施例中， 高度可靠半导体器件和用于高良率地制造半导体器件的方法将参 照图 4A 至 4C 与图 20A 和 20B 描述。在该实施例中， 作为半导体器件的示例， 将描述 CMOS。
图 20A 图示接着在实施例 2 中的图 4C 中图示的步骤的步骤。从而， 形成步骤可采 用与实施例 2 的相似的方式进行， 并且省略在图 4A 至 4C 中图示的详细步骤说明。
第二抗冲击层 252 具有其中纤维体 270 用有机树脂 271 浸渍的结构体， 其与第一 抗冲击层 262 相似。结构体被加热并且经受压力接合， 使得第二冲击扩散层 253 和第二抗 冲击层 252 互相接合 ( 参见图 20A)。
粘结层 254 提供在冲击扩散层 253 的表面 ( 其与提供第二抗冲击层 252 的表面相 对 ) 上。
粘结层 254 接合到半导体集成电路 250 的暴露分离表面， 使得可以形成半导体器 件， 其具有夹在第一抗冲击层 262 和第二抗冲击层 252 和冲击扩散层 253 之间的半导体集 成电路 250( 参见图 20B)。
在该实施例中制造的半导体器件可以是通过提供柔韧抗冲击层和冲击扩散层的 柔韧半导体器件。
即使在制造过程中进行压力处理， 也不会给半导体集成电路造成例如特性的损伤 或退化等不利影响， 因为冲击扩散层提供与半导体集成电路接触。 从而， 半导体器件可以高 良率地制造。
利用将半导体集成电路夹在中间的一对抗冲击层和提供以堆叠在半导体集成电 路上的冲击扩散层， 可以提供具有强度同时实现厚度和尺寸减小的高度可靠半导体器件。
( 实施例 6)
在该实施例中， 具有存储器的半导体器件的示例 ( 如实现更高集成度和厚度与尺 寸的进一步减小的半导体器件 ) 和其的制造方法将参照图 6A 至 6E、 图 21A 至 21C 与图 22A和 22B 描述。
该实施例的半导体器件包括存储器， 其包括存储器单元阵列和驱动该存储单元阵 列的驱动电路部分。
图 21A 图示了在实施例 3 中步骤 6E 图示步骤之后的步骤。因此， 形成步骤采用与 实施例 3 相似的方式进行， 并且省略了图 6A 至 6E 图示的步骤的详细说明。
在该实施例中， 绝缘层 390 在半导体集成电路 350 上形成 ( 参见图 21A)。接着， 充 当天线的导电层 380 在绝缘层 390 上形成， 并且无机绝缘层 381 在导电层 380 上形成作为 保护层 ( 参见图 21B)。
作为第一抗冲击层 382， 使用其中纤维体 383 用有机树脂 384 浸渍的结构体。 半导 体集成电路 350 和第一抗冲击层 382 互相接合。然后， 半导体集成电路 350 通过使用分离 层 301 从衬底 300 分离。从而， 半导体集成电路 350 在第一抗冲击层 382 侧上提供 ( 参见 图 21C)。
第二抗冲击层 385 具有其中纤维体 386 用有机树脂 387 浸渍的结构体， 其与第一 抗冲击层 382 相似。该结构体被加热并且经受接合压力， 使得冲击扩散层 388 和第二抗冲 击层 385 可以接合 ( 参见图 22A)。粘结层 389 提供在冲击扩散层 388 的表面 ( 其与提供第 二抗冲击层 385 的表面相对 ) 上。
粘结层 389 接合到半导体集成电路 350 的暴露分离表面， 使得可以制造具有夹在 第一抗冲击层 382 和第二抗冲击层 385 和冲击扩散层 388 之间的半导体集成电路 350 的半 导体器件 ( 参见图 22B)。 通过上文的步骤， 可以制造具有该实施例的存储器的半导体器件。
即使在制造过程中进行压力处理， 也不会给半导体集成电路造成例如特性的损伤 或退化等不利影响， 因为冲击扩散层提供与半导体集成电路接触。 从而， 半导体器件可以高 良率地制造。
利用将半导体集成电路夹在中间的一对抗冲击层和提供以堆叠在半导体集成电 路上的冲击扩散层， 可以提供具有强度同时实现厚度和尺寸减小的高度可靠半导体器件。
( 实施例 7)
在半导体器件中， 多种类型的场效应晶体管可以用作包括在半导体集成电路中的 半导体元件。 在该实施例中， 作为应用于本发明的半导体元件， 将详细描述包括单晶半导体 层的场效应晶体管。
方法在下文参照图 14A 至 14D 和图 15A 至 15C 描述， 其中从单晶半导体衬底制成 的单晶半导体层在形成衬底 ( 其是具有绝缘表面的衬底 ) 上提供， 并且形成包括在半导体 集成电路部分中的半导体元件。
清洁在图 14A 中图示的单晶半导体衬底 1108， 并且由电场加速的离子添加以达到 离单晶半导体衬底 1108 的表面的预定深度以形成脆弱层 1110。考虑转移到形成衬底的单 晶半导体层的厚度来进行离子辐照。考虑到这样厚度来设置用离子辐照的加速电压， 并且 然后单晶半导体衬底 1108 用离子辐照。通过单晶半导体衬底用离子的辐照而变脆弱以具 有通过离子的作用而造成的微空洞的区域称为脆弱层。
作为单晶半导体衬底 1108， 可以使用商业单晶半导体衬底。例如， 可以使用用 IV 族元素形成的单晶半导体衬底， 例如单晶硅衬底、 单晶锗衬底或单晶硅锗衬底等。备选地， 可使用用砷化镓、 磷化铟或其类似物形成的化合物半导体衬底。 作为半导体衬底， 可使用多晶半导体衬底。 不用说， 单晶半导体衬底不限于圆形晶圆， 并且可以使用具有各种形状的单 晶半导体衬底。例如， 可以使用例如矩形衬底、 五边形衬底、 六边形衬底或类似物等多边形 衬底。不用说， 商业圆形单晶半导体晶圆可以用作单晶半导体衬底。作为圆形单晶半导体 晶圆， 可以使用硅、 锗或类似物的半导体晶圆、 砷化镓、 磷化铟或类似物的化合物半导体晶 圆。单晶半导体晶圆的典型示例是单晶硅晶圆， 并且可以使用直径 5 英寸 (125mm)、 直径 6 英寸 (150mm)、 直径 8 英寸 (200mm)、 直径 12 英寸 (300mm)、 直径 400mm 或直径 450mm 的圆形 晶圆。另外， 矩形单晶半导体衬底可以通过切割商业圆形单晶半导体晶圆形成。衬底可以 用例如切片机或线状锯等切割设备、 激光切割、 等离子体切割、 电子束切割、 或任何其他切 割工具切割。 另外， 矩形单晶半导体衬底可以采用如下这样的方式形成 ： 用于制造半导体衬 底的锭在将其切片成衬底之前处理成矩形固体以便在横截面上具有矩形形状并且对该矩 形固体锭切片。 另外， 尽管对单晶半导体衬底的厚度没有特别限制， 考虑到单晶半导体衬底 的重新使用， 厚单晶半导体衬底是优选的， 因为许多单晶半导体层可以从一片厚材料晶圆 形成。在市场上流通的单晶硅晶圆的厚度遵循 SEMI 标准， 其规定例如直径 6 英寸的晶圆具 有 625μm 的厚度， 直径 8 英寸的晶圆具有 725μm 的厚度， 直径 12 英寸的晶圆具有 775μm 的厚度。注意遵循 SEMI 标准的晶圆的厚度具有 ±25μm 的容差。不用说， 用作材料的单晶 半导体衬底的厚度不限于 SEMI 标准， 当对锭切片时， 厚度可以视情况调节。自然地， 当已经 使用的单晶半导体衬底 1108 再次使用时， 衬底的厚度比 SEMI 标准要薄。在形成衬底上获 得的单晶半导体层可以通过选择半导体衬底充当基底来确定。
此外， 单晶半导体衬底 1108 的晶面取向可根据要制造的半导体元件 ( 在该实施例 中场效应晶体管 ) 选择。例如， 可以使用具有晶面 {100}、 晶面 {110} 或类似的单晶半导体 衬底。
在该实施例中， 可以使用其中氢、 氦或氟离子添加到单晶半导体衬底预定深度， 然 后实施热处理， 并且分离外层的单晶半导体层的离子辐照分离法。 备选地， 还可采用其中单 晶硅在多孔硅上外延生长并且该多孔硅层通过由水冲法引起的劈裂 (cleavage) 而分离的 方法。
单晶硅衬底用作单晶半导体衬底 1108， 其的表面用稀氢氟酸处理， 去除自然氧化 膜并且还去除例如灰尘等附着到表面的污染物， 并且净化单晶半导体衬底 1108 的表面。
离子可通过离子掺杂法 ( 缩写为 ID 法 ) 或离子注入法 ( 缩写为 II 法 ) 添加 ( 引 入 ) 以形成脆弱层 1110。脆弱层 1110 通过添加氢、 氦或以氟为典型的卤素的离子形成。在 添加氟离子作为卤族元素的情况下， BF3 可用作源气体。 注意离子注入是其中离子化气体被 质量分离并且添加到半导体衬底的方法。
例如， 在采用离子注入法的情况下， 离子化的氢气被质量分离使得仅 H+( 或 H2+) 可 以选择性地加速并且添加到单晶半导体衬底。
根据离子掺杂法， 多种离子种类在没有离子化气体的质量分离的情况下在等离子 体中形成并且被加速， 并且单晶半导体衬底掺杂有加速的离子种类。 例如， 包括 H+、 H2+ 和 H3+ 离子的氢离子中， H3+ 离子典型地占用于掺杂的离子的 50％或更高 ； 一般， H3+ 离子占将用于 掺杂的离子的 80％并且其他离子 (H+ 和 H2+) 占 20％。这里， 仅添加 H3+ 的离子种类也称为 离子掺杂。
另外， 辐照可使用单种离子或相同原子的具有不同质量的多种离子进行。 例如， 在用氢离子辐照的情况下， 包含 H+、 H2+ 和 H3+ 离子和并且使 H3+ 离子的比例更高是优选的。在 用氢离子辐照的情况下， 通过增加 H3+ 离子的比例并且也包含 H+、 H2+ 和 H3+ 离子， 辐照效率可 以增加并且从而辐照时间可以缩短。利用这样的结构， 分离可以容易地进行。
在下文中， 将详细描述离子掺杂法和离子注入法。在离子掺杂法中使用的离子掺 杂设备 ( 也称为 ID 设备 ) 中， 等离子体空间是巨大的， 使得单晶半导体衬底可以用大量离 子辐照。在另一方面， 在离子注入法中使用的离子注入设备 ( 也称为 II 设备 ) 具有从等离 子体提取的离子被质量分析并且仅特定离子种类可以注入到半导体衬底中的特性。 在离子 注入法中， 基本上， 处理通过用点波束 (point beam) 扫描来进行。
为了产生等离子体， 例如， 两个设备都通过由加热灯丝产生的热电子形成等离子 + 体态。然而， 当用产生的氢离子 (H 、 H2+ 和 H3+) 辐照半导体衬底时氢离子种类的比例在离子 掺杂法和离子注入法之间是很大不同的。
在用更大量 H3+ 辐照方面， 可以说离子掺杂设备比离子注入设备更为优选。
当单晶硅衬底用例如氢离子或氟离子等卤素离子辐照时， 添加的氢或氟踢出 ( 驱 逐 ) 在硅晶格中的硅原子， 使得空着的部分有效地形成并且微空洞在脆弱层中形成。在该 情况下， 通过在相对低的温度的热处理， 在脆弱层中形成的微空洞的体积发生变化以引起 沿脆弱层的劈裂， 由此， 可以形成薄单晶半导体层。在用氟离子辐照后， 硅衬底可用氢离子 辐照使得氢可包含在空洞中。 因为形成以将薄单晶半导体层与单晶半导体衬底分离的脆弱 层使用在脆弱层中形成的微空洞的体积中的变化而劈裂， 采用该方式有效利用氟离子或氢 离子是优选的。
另外， 保护层可在单晶半导体衬底和接合到单晶半导体层的绝缘层之间形成。该 保护层可以用从氮化硅层、 氧化硅层、 氮氧化硅层和氧氮化硅层选择的单层或多个层的分 层结构形成。这些层可以在脆弱层在单晶半导体衬底中形成之前在单晶半导体衬底上形 成。 备选地， 这样的层可在脆弱层在单晶半导体衬底中形成之后在单晶半导体衬底上形成。
注意氧氮化硅膜意思是包含比氮更大数量的氧的膜， 并且在测量使用卢瑟福背散 射光谱法 (RBS) 和氢前向散射 (HFS) 进行的情况下， 其包括分别以在原子百分比 50 ％至 70％、 0.5％至 15％、 25％至 35％和 0.1％至 10％的范围内的浓度的氧、 氮、 硅和氢。此外， 氮氧化硅膜意思是包含比氧更大数量的氮的膜， 并且在测量使用 RBS 和 HFS 进行的情况下， 其包括分别以在原子百分比 5％至 30％、 20％至 55％、 25％至 35％和 10％至 30％的范围内 的浓度的氧、 氮、 硅和氢。注意氮、 氧、 硅和氢的百分比落入上文给出的范围内， 其中包含在 氧氮化硅膜或氮氧化硅膜中的原子总数限定为原子百分比 100％。
在脆弱层形成中必须在高剂量条件下添加离子， 并且单晶半导体衬底 1108 的表 面在一些情况下变得粗糙。因此， 抵御用离子辐照的保护层可通过使用具有 50 至 200nm 厚 度的氮化硅膜、 氮氧化硅膜、 氧化硅膜或类似物提供在用离子辐照的表面上。
例如， 包括氧氮化硅膜 (5nm 至 300nm 的厚度， 期望地 30nm 至 150nm( 例如 50nm)) 和氮氧化硅膜 (5nm 至 150nm 的厚度， 期望地 10nm 至 100nm( 例如 50nm)) 的堆叠层通过等离 子体 CVD 法在单晶半导体衬底 1108 上形成而作为保护层。作为示例， 氧氮化硅膜在单晶半 导体衬底 1108 上形成到 50nm 厚度， 并且氮氧化硅膜在氧氮化硅膜上堆叠到 50nm 的厚度。 氧氮化硅膜可是使用有机硅烷气体通过化学气相沉积法形成的氧化硅膜。
另外， 单晶半导体衬底 1108 可脱脂并且清洗， 可去除在其的表面上的氧化膜， 并且可进行热氧化。作为热氧化， 可进行一般的干法氧化 ； 然而， 优选进行其中在氧化气氛中 添加卤素的氧化。 例如， 热处理在包含关于氧的体积百分比为 0.5％至 10％ ( 优选地体积百 分比为 3％ ) 的 HCl 的气氛中在 700℃或更高温度进行。热氧化优选地在 950℃至 1100℃ 的温度进行。处理时间可以是 0.1 至 6 小时， 优选地 0.5 至 3.5 小时。要形成的氧化膜的 厚度是 10nm 至 1000nm( 优选地， 50nm 至 200nm)， 并且例如厚度是 100nm。
作为包含卤素的情况， 除 HCl 外， 可以应用从 HF、 NF3、 HBr、 C12、 ClF3、 BCl3、 F2、 Br2 和二氯乙烯中选择的一个或多个。
通过在这样的温度范围中进行热处理， 可以获得由卤族元素的吸杂作用。吸杂特 别具有去除金属杂质的作用。即， 例如金属等杂质通过氯的作用变为易挥发氯化物并且扩 散进入空气中以被去除。 吸杂在其中单晶半导体衬底 1108 的表面经受化学机械抛光 (CMP) 处理的情况中是有效的。另外， 氢具有补偿在单晶半导体衬底 1108 和绝缘层之间的界面处 的缺陷并且减小在界面处的定域态密度的功能。从而在单晶半导体衬底 1108 和绝缘层之 间的界面被去活性， 使得电特性稳定化。
卤素可以包含在通过该热处理形成的氧化膜中。卤素以 1×1017 原子 /cm3 至 5×1020 原子 /cm3 的浓度被包含其中， 由此氧化膜可以起保护层的功能， 其捕捉例如金属等 杂质并且防止单晶半导体衬底 1108 的污染。 当脆弱层 1110 形成时， 加速电压和离子总数可以根据沉积在单晶半导体层上的 膜的厚度、 要从单晶半导体衬底分离并且转移到形成衬底的目标单晶半导体层的厚度以及 添加的离子种类来调节。
例如， 氢气用作材料， 并且单晶半导体衬底通过离子掺杂法以 40kV 的加速电压用 16 2 其总数是 2×10 离子 /cm 的离子辐照， 使得脆弱层可以形成。 如果保护层形成以具有大厚 度， 当离子在相同条件下添加并且脆弱层形成时， 薄单晶半导体层可以形成为从单晶半导 体衬底分离并且转移 ( 转置 ) 到形成衬底的目标单晶半导体层。例如， 尽管它取决于离子 + + + 种类 (H 、 H2 和 H3 离子 ) 的比例， 在脆弱层在上文的条件下形成并且氧氮化硅膜 (50nm 的 厚度 ) 和氮氧化硅膜 (50nm 的厚度 ) 作为保护层在单晶半导体衬底上堆叠的情况下， 要转 移到形成衬底的单晶半导体层的厚度是大约 120nm ； 或在氧氮化硅膜 (100nm 的厚度 ) 和氮 氧化硅膜 (50nm 的厚度 ) 在上文的条件下作为保护层在单晶半导体衬底上堆叠的情况下， 要转移到形成衬底的单晶半导体层的厚度是大约 70nm。
在氦 (He) 或氢用作源气体的情况下， 离子用 10kV 至 200kV 的范围中的加速电压 16 2 16 2 使得脆弱层可以形 并且用在 1×10 离子 /cm 至 6×10 离子 /cm 的范围中的剂量来添加， + 成。在氦用作源气体的情况下， He 离子可以作为主要离子添加而没有质量分离。另外， 在 + + 氢用作源气体的情况下， H3 离子和 H2 离子可以作为主要离子添加。离子种类根据等离子 体产生方法、 压强、 源气体的供应数量或加速电压来改变。
作为脆弱层的形成的另一个示例， 氧氮化硅膜 (50nm 的厚度 )、 氮氧化硅膜 (50nm 的厚度 ) 和氧化硅膜 (50nm 的厚度 ) 作为保护层在单晶半导体衬底上堆叠， 并且以 40kV 的 16 2 加速电压和 2×10 离子 /cm 的剂量来添加氢以形成在单晶半导体衬底中的脆弱层。 然后， 氧化硅膜 (50nm 的厚度 ) 形成为在该氧化硅膜上具有接合表面的绝缘层， 其是保护层的顶 层。作为脆弱层的形成的另一个示例， 氧化硅膜 (100nm 的厚度 ) 和氮氧化硅膜 (50nm 的厚 度 ) 作为保护层在单晶半导体衬底上堆叠， 并且以 40kV 的加速电压和 2×1016 离子 /cm2 的
剂量添加氢以形成在单晶半导体衬底中的脆弱层。然后， 氧化硅膜 (50nm 的厚度 ) 形成为 在该氮氧化硅膜上具有接合表面的绝缘层， 其是保护层的顶层。注意氧氮化硅膜或氮氧化 硅膜可通过等离子体 CVD 法形成， 并且氧化硅膜可使用有机硅烷气体通过 CVD 法形成。
备选地， 绝缘层可在形成衬底和单晶半导体衬底之间形成。绝缘层可在形成衬底 侧和单晶半导体衬底侧中的一个或两者上形成。 在要接合的表面上形成的绝缘层具有光滑 表面并且形成亲水表面。作为绝缘层， 可以使用氧化硅膜。作为氧化硅膜， 优选使用有机硅 烷气体通过化学气相沉积法形成的氧化硅膜。备选地， 可使用使用硅烷气体通过化学气相 沉积法形成的氧化硅膜。
可以使用的有机硅烷气体的示例包括含硅化合物， 例如四乙氧基硅烷 (TEOS) ( 化学式 ： Si(OC2H5)4)、 三 甲 基 硅 烷 (TMS)( 化 学 式 ： (CH3)3SiH)、 四甲基硅烷 ( 化学式 ： Si(CH3)4)、 四 甲 基 环 四 硅 氧 烷 (TMCTS)、 八 甲 基 环 四 硅 氧 烷 (OMCTS)、 六甲基二硅氮烷 (HMDS)、 三乙氧基硅烷 ( 化学式 ： SiH(OC2H5)3) 和三二甲胺基硅烷 ( 化学式 ： SiH(N(CH3)2)3)。 注意， 在氧化硅层使用有机硅烷作为源气体通过化学气相沉积法形成的情况下， 混合提供 氧的气体是优选的。对于提供氧的气体， 可以使用氧、 氧化亚氮、 二氧化氮或类似物。此外， 可混合惰性气体， 例如氩、 氦、 氮、 氢或类似物。
另外， 作为在要接合的表面上形成的绝缘层， 还可以使用使用例如甲硅烷、 乙硅烷 或丙硅烷等硅烷作为源气体通过化学气相沉积形成的氧化硅膜。并且在该情况下， 混合惰 性气体、 提供氧的气体或类似物是优选的。 另外， 充当绝缘层并且接合到单晶半导体层的氧 化硅膜可包含氯。 注意本文的化学气相沉积 (CVD) 法包括在它的类别中的等离子体 CVD 法、 热 CVD 法和光 CVD 法。
备选地， 作为在要接合的表面上形成的绝缘层， 可使用在氧化气氛下通过热处理 形成的氧化硅、 通过氧自由基的反应生长的氧化硅、 使用氧化性化学溶液形成化学氧化物 或其类似物。作为绝缘层， 可使用包括硅氧烷 (Si-O-Si) 键的绝缘层。备选地， 有机硅烷气 体可与氧自由基或氮自由基反应以形成绝缘层。
备选地， 作为在要接合的表面上形成的绝缘层， 可使用包含氧化铝作为它的主要 成分的氧化膜。 包含氧化铝作为它的主要成分的氧化膜指其中氧化铝被包含至少重量百分 比 10％的氧化膜， 其中在氧化膜中的所有成分的总量是重量百分比 100％。备选地， 作为绝 缘层， 可以使用包含氧化铝作为它的主要成分并且还包含氧化镁和氧化锶中的一个或两者 的膜。此外， 可使用包含氮的氧化铝。
绝缘层可以通过溅射法形成。作为在溅射法中使用靶， 例如可以使用包括铝的金 属或例如氧化铝等金属氧化物。注意靶的材料可根据要形成的膜、 视情况选择。
当金属用作靶时， 绝缘层采用进行溅射同时引入反应气体 ( 例如氧 ) 这样的方式 ( 通过反应溅射法 ) 形成。作为金属， 除铝外可以使用镁 (Mg)、 包含铝和镁的合金、 包含铝 和锶 (Sr) 的合金、 或包含、 铝、 镁和锶的合金。在该情况下， 溅射可使用直流 (DC) 电源或高 频 (RF) 电源进行。
当金属氧化物用作靶时， 绝缘层通过用射频 (RF) 电源溅射 ( 通过 RF 溅射法 ) 形 成。 作为金属氧化物， 除氧化铝外可以使用氧化镁、 氧化锶、 包含铝和镁的氧化物、 包含铝和 锶的氧化物、 或包含、 铝、 镁和锶的氧化物。
备选地， 绝缘层可通过偏压溅射法形成。 当使用偏压溅射法时， 可以沉积膜并且可以使膜的表面平坦。
包含铝作为它的主要成分的氧化膜可以防止包含在形成衬底中的例如湿气和移 动离子等杂质扩散进入以后将在形成衬底上形成的单晶半导体层。
将接合的绝缘层的表面优选地设置如下 ： 算术平均粗糙度 Ra 小于 0.8nm 并且均方 根粗糙度 Rms 小于 0.9nm ； 更优选地， Ra 等于或小于 0.4nm 并且 Rms 等于或小于 0.5nm ； 仍 优选地， Ra 等于或小于 0.3nm 并且 Rms 等于或小于 0.4nm。例如， Ra 是 0.27nm 并且 Rms 是 0.34nm。在该说明书中， Ra 是算术平均粗糙度， Rms 是均方根粗糙度， 并且测量范围是 2μm2 或 10μm2。
当形成衬底和单晶半导体衬底互相接合时， 强键可以通过在要互相接合的表面中 的一个或两者上提供优选地使用有机硅烷作为材料用氧化硅膜形成的绝缘层来形成。
在该实施例中， 如在图 14B 中图示的， 氧化硅膜在接合到形成衬底的表面上形成 作为绝缘层 1104。作为氧化硅膜， 优选使用有机硅烷气体通过化学气相沉积法形成的氧化 硅膜。备选地， 可以使用使用硅烷气体通过化学气相沉积法形成的氧化硅膜。在通过化学 气相沉积法的膜形成中， 应用例如 350℃或更低 (300℃作为特定示例 ) 的膜形成温度， 因为 在该温度， 脱气不会从在单晶半导体衬底中形成的脆弱层 1110 发生。另外， 对热处理应用 高于膜形成温度的热处理温度， 由此单晶半导体层从单晶半导体衬底分离。
在该实施例中， 在半导体元件层在形成衬底上形成后， 分离层在形成衬底和半导 体元件层之间提供以将半导体元件层与形成衬底分离。因此， 从单晶半导体衬底分离并且 接合的单晶半导体层在形成衬底上提供的分离层 ( 和无机绝缘层 ) 上形成。如果分离层的 表面是不平坦的， 在其中单晶半导体衬底和形成衬底互相接合的过程中， 与接合表面接触 的面积变小， 由此难以获得足够的接合强度。从而， 分离层平坦化是必须的。
分离层可在形成衬底侧或单晶半导体衬底侧上形成， 只要它提供在形成衬底和单 晶半导体层之间即可。在形成衬底侧或单晶半导体衬底侧上形成的分离层经受平坦化处 理。
绝缘层可在形成衬底侧或单晶半导体衬底侧上形成。备选地， 绝缘层可在分离层 侧上提供， 并且绝缘层可在形成衬底侧和单晶半导体衬底侧两者上形成。在形成衬底或单 晶半导体衬底可以直接接合到分离层的情况下， 绝缘层不必须提供。
在该实施例中， 分离层 1125 在形成衬底 1101 侧上形成， 并且阻挡层 (blocking layer)1109 在分离层 1125 上形成。
作为平坦化处理， 可进行抛光处理或蚀刻处理。不用说抛光处理和蚀刻处理可都 进行。作为抛光处理， 可以采用化学机械抛光 (CMP) 法或液体喷射抛光法。作为蚀刻处理， 可以视情况采用湿法蚀刻或干法蚀刻或它们两个。
备选地， 等离子体处理可作为平坦化处理进行。例如， 可以采用反向溅射法。通过 进行通过反向溅射法的平坦化处理， 从绝缘层的形成到平坦化的程序可以在相同的设备中 完成， 由此提高生产能力， 其是优选的。
反向溅射法通过例如引入例如 Ar 气等惰性气体到高真空腔并且通过施加电场到 要处理的表面而产生等离子体态来进行。等离子体包含电子和 Ar 的正离子， 并且 Ar 的正 离子在阴极的方向上加速。要处理的表面通过加速的 Ar 正离子溅射。在那时， 要处理的表 面的突出部分被优先溅射。 从要处理的表面喷出的颗粒附着到在要处理的表面中的不同地点。在那时， 颗粒优先附着到要处理的表面的凹陷部分。如此， 通过减少突出部分并且填充 凹陷部分， 可以认为提高了要处理的表面的平坦性。
在该实施例中， 分离层通过溅射法形成并且经受通过反向溅射法的平坦化处理。
防止杂质元素的扩散的氮化硅膜或氮氧化硅膜可在形成衬底和分离层之间提供 作为阻挡层 ( 也称为势垒层 (barrier layer))。此外， 氧氮化硅膜可结合作为具有减小应 力功能的绝缘膜。
图 14C 示出其中提供在形成衬底 1101 上的阻挡层 1109 和单晶半导体衬底 1108 的 表面 ( 绝缘层 1104 在其上形成 ) 设置处于互相紧密接触并且互相接合的状态。因为阻挡 层 1109 提供在其表面被平坦化的分离层 1125 上， 阻挡层 1109 的表面具有高平坦性。要形 成键 (bond) 的表面充分清洁。提供在形成衬底 1101 上的阻挡层 1109 的表面和单晶半导 体衬底 1108 的表面 ( 绝缘层 1104 在其上形成 ) 可通过兆声清洁或类似方法清洁。另外， 表面可在兆声清洁后用臭氧水清洁， 可去除有机物质， 并且可提高表面的亲水性。
通过使在形成衬底 1101 上的阻挡层 1109 和绝缘层 1104 互相面对并且从外界施 加压力到一个部分， 阻挡层 1109 和绝缘层 1104 通过由于接合表面之间的距离局部减小引 起的范德华力的增加或氢键合 (hydrogen bonding) 的影响而互相吸引。此外， 因为在形成 衬底 1101 上的阻挡层 1109 和绝缘层 1104( 其在邻近区域中也互相面对 ) 之间的距离减小， 其中范德华力强烈起作用的区域或由氢键合影响的区域扩大， 由此接合发生至整个接合表 面。
在施加的压强中， 处于 100kPa 至 5000kPa 的压强施加于衬底的四个角中的一个， 由此接合表面变得互相靠近， 并且接合可从范德华力转变到氢键合。当在衬底中的一个部 分处的接合表面靠近时， 邻近的接合表面也靠近并且接合转变到氢键合 ； 从而， 整个接合表 面可以具有氢键合。
为了形成有利的键， 表面可活化。例如， 将形成键的表面用原子束或离子束辐照。 当使用原子束或离子束时， 可以使用氩的惰性气体中性原子束或惰性气体离子束或类似 物。备选地， 进行等离子体辐照或自由基处理。这样的表面处理使即使在 200℃至 400℃的 温度在不同种类的材料之间形成键也是容易的。
为了提高形成衬底和绝缘层之间的接合界面的接合强度， 优选地进行热处理。例 如， 热处理在烘箱、 炉子或类似物中在 70℃至 350℃ ( 例如， 在 200℃持续 2 小时 ) 的温度条 件下进行。
在形成衬底 1101 和单晶半导体衬底 1108 互相接合后， 在图 14D 中， 进行热处理， 并且单晶半导体衬底 1108 使用充当劈裂面的脆弱层 1110 从形成衬底 1101 分离。当热处 理在例如 400℃至 700℃进行时， 在脆弱层 1110 中形成的微空洞的体积发生变化， 其使劈裂 能够沿脆弱层 1110 发生。因为绝缘层 1104 接合到形成衬底 1101， 其具有介于它们之间的 阻挡层 1109， 具有与单晶半导体衬底 1108 相同结晶度的单晶半导体层 1102 保留在形成衬 底 1101 上。
在 400℃至 700℃的温度范围中的热处理可在用于提高接合强度的上文热处理的 相同设备中连续地进行或可在另一个装置中进行。例如， 在炉子中 200℃热处理 2 小时后， 温度增加到接近 600℃并且保持 2 小时， 温度减小到从室温到 400℃范围内的温度， 并且然 后从炉子中取出衬底。备选地， 热处理可用从室温增加的温度进行。此外， 在炉子中 200℃热处理 2 小时后， 热处理可用快速热退火 (RTA) 设备在 600℃至 700℃的温度范围进行 1 分 钟至 30 分钟 ( 例如， 在 600℃ 7 分钟， 或在 650℃ 7 分钟 )。
通过在 400℃至 700℃的温度范围中的热处理， 绝缘层和形成衬底之间的键从氢 键合变换到共价接合， 并且添加到脆弱层的元素被分离出来并且压强升高， 由此单晶半导 体层可以从单晶半导体衬底分离。在热处理后， 形成衬底和单晶半导体衬底处于它们中的 一个搭在另一个上的状态， 并且形成衬底和单晶半导体衬底可以互相分离而不用施加大 力。例如， 搭在另一个衬底上的一个衬底通过真空吸盘提起， 使得衬底可以容易地分离。此 时， 如果在下面的衬底用真空吸盘或机械吸盘固定， 形成衬底和单晶半导体衬底两者可以 互相分离而无水平错位。
注意在图 14A 至 14D 和图 15A 至 15C 中， 示出其中单晶半导体衬底 1108 小于形成 衬底 1101 的示例 ； 然而， 本发明不限于其， 并且单晶半导体衬底 1108 和形成衬底 1101 可是 相同大小或半导体衬底 1108 可大于形成衬底 1101。
图 15A 至 15C 图示其中绝缘层在形成衬底侧上提供和形成单晶半导体层的过程。 图 15A 图示其中提供有作为保护层 1121 的氧化硅膜的单晶半导体衬底 1108 用通过电场加 速的离子辐照以在预定深度形成脆弱层 1110 的步骤。 用离子辐照与图 14A 的情况相似地实 施。 保护层 1121 在单晶半导体衬底 1108 的表面上形成， 使得可以防止表面受到用离子的辐 照损伤并且从而损害平坦性。另外， 保护层 1121 具有防止杂质关于单晶半导体层 1102( 其 用单晶半导体衬底 1108 形成 ) 扩散的效果。
图 15B 图示其中使提供有阻挡层 1109 和绝缘层 1104 的形成衬底 1101 和单晶半 导体衬底 1108 的保护层 1121 互相紧密接触并且互相接合的步骤。 通过设置形成衬底 1101 上的绝缘层 1104 与单晶半导体衬底 1108 的保护层 1121 紧密接触， 它们互相接合。
之后， 单晶半导体衬底 1108 如在图 15C 中图示的分离。用于分离单晶半导体层的 热处理与在图 14D 中图示的情况相似地进行。采用这样的方式， 可以获得在图 15C 中图示 的具有 SOI 结构 ( 其中单晶半导体层在衬底上提供， 其中绝缘层介于它们之间 ) 的半导体 衬底。
另外， 在与单晶半导体衬底分离并且转移到形成衬底的单晶半导体层中， 由于分 离步骤和离子辐照步骤而引起晶体缺陷并且不平度 (unevenness) 可由于在一些情况下在 单晶半导体层的表面上的平坦性的损害而产生。 当晶体管使用单晶半导体层形成为半导体 元件时， 难以在具有这样的不平度的单晶半导体层的顶面上形成具有高耐受电压的薄栅极 绝缘层。 另外， 如果单晶半导体层具有晶体缺陷， 不利地影响晶体管的性能和可靠性 ； 例如， 增加了与栅极绝缘层的定域界面态密度。
因此， 晶体缺陷优选地通过用例如激光束等电磁波辐照单晶半导体层而减少。单 晶半导体层的至少部分区域通过用电磁波辐照而熔融并且在单晶半导体层中的晶体缺陷 可以减少。注意在单晶半导体层的表面上形成的氧化膜 ( 自然氧化膜或化学氧化膜 ) 在用 电磁波辐照之前优选地使用稀氢氟酸去除。
可使用任何电磁波， 只要它向单晶半导体层供应高能量即可， 并且可以优选地使 用激光。
能量可以主要通过热传导供应， 该热传导通过辐照或类似的使具有高能量的粒子 与单晶半导体层碰撞而引起。 作为用于供应具有高能量的粒子的热源， 可以使用等离子体 ；可以使用常压等离子体、 高压等离子体、 热等离子体射流或气体燃烧器的火焰或类似物。 此 外， 作为热源的另一个示例， 可以给出电子束或类似物。
设置电磁波的波长使得它可以由单晶半导体层吸收。 波长可以通过考虑电磁波的 趋肤深度 (skin depth) 或类似的来确定。例如， 电磁波的波长可以是 190nm 至 600nm。另 外， 电磁波能量可以考虑电磁波波长、 电磁波趋肤深度、 要辐照的单晶半导体层的厚度或类 似的来确定。
发射激光的激光器可以是连续波激光器、 伪连续波激光器或脉冲激光器。脉冲激 光器对于部分熔融是优选的。例如， 可以使用例如 KrF 激光器等准分子激光器或例如 Ar 激 光器或 Kr 激光器等气体激光器。另外， 可以给出例如 YAG 激光器、 YVO4 激光器、 YLF 激光 器、 YAlO3 激光器、 GdVO4 激光器、 KGW 激光器、 KYW 激光器、 翠绿宝石激光器、 钛： 蓝宝石激光 器、 Y2O3 激光器等固态激光器。准分子激光器是脉冲激光器， 例如 YAG 激光器等一些固态激 光器可以用作连续激光器、 伪连续激光器和脉冲激光器。注意在固态激光器中可以优选地 使用基波的第二至第五谐波。另外， 可以使用例如 GaN、 GaAs、 GaAlAs、 InGaAsP 或类似的等 半导体激光器。
如果单晶半导体层可以用电磁波能辐照， 可以使用灯光。例如， 可使用从紫外灯、 黑光、 卤素灯、 金属卤化物灯、 氙弧灯、 碳弧灯、 高压钠灯或高压汞灯发射的光。可使用利用 上述灯光的快速退火 (flashannealing)。由于通过优选地使用卤素灯、 氙弧灯或类似物进 行的快速退火需要非常短的处理时间， 可以抑制形成衬底的加热。 可提供包括快门、 例如反射镜、 半反射镜、 柱面透镜、 凸透镜或类似物等反射器的 光学系统以调节电磁波的形状或路径。
注意， 关于电磁波的辐照方法， 电磁波可选择性地发射， 或者光 ( 电磁波 ) 在 XY 方 向扫描使得光 ( 电磁波 ) 可以反射。在该情况下， 优选地在光学系统中使用多棱镜或检流 计反射镜 (galvanometermirror)。
用电磁波辐照可以在例如大气气氛等包含氧气的气氛中或在例如氮气氛等惰性 气氛中进行。 为了在惰性气氛中进行用电磁波的辐照， 用电磁波的辐照可在气密腔中进行， 并且在该腔中的气氛可受控制。在不使用腔的情况下， 氮气氛可以通过在要用电磁波辐照 的表面上喷射例如氮气等惰性气体或类似物形成。
此外， 抛光处理可在供应有例如电磁波辐照等高能量的单晶半导体层的表面上进 行以减少晶体缺陷。通过抛光处理， 单晶半导体层的表面的平坦性可以增加。
作为抛光处理， 可以采用化学机械抛光 (CMP) 法或液体喷射抛光法。注意单晶半 导体层的表面在抛光处理之前清洁和净化。清洁可通过兆声清洁、 双流体喷射清洁或类似 的进行 ； 并且单晶半导体层的表面的灰尘或类似物通过清洁去除。 另外， 通过使用稀氢氟酸 去除在单晶半导体层的表面上的自然氧化膜或类似物以使单晶半导体层暴露是优选的。
另外， 抛光处理 ( 或蚀刻处理 ) 可在用电磁波辐照之前在单晶半导体层的表面上 进行。
此外， 重复使用分离的单晶半导体层衬底的步骤 ( 半导体衬底再生工艺 ) 的行为 可以使成本减少。
此外， 当单晶半导体层从单晶半导体衬底转移时， 单晶半导体层衬底可选择性地 蚀刻， 并且其形状被处理的多个单晶半导体层可转移到形成衬底。 从而， 多个岛状的单晶半
导体层可以在形成衬底上形成。由于转移了其形状被提前处理的单晶半导体层， 对于单晶 半导体衬底的尺寸和形状没有特别限制。因此， 单晶半导体层可以更高效地转移到大尺寸 的形成衬底。
此外， 蚀刻接合到形成衬底的单晶半导体层以处理和修改单晶半导体层的形状， 使得单晶半导体层被精确地控制。 因此， 单晶半导体层可以处理成半导体元件的形状， 并且 可以修改在单晶半导体层的形成位置的误差和形状的缺陷 ( 其是由于图案错位、 位置错位 或类似的所引起的， 该图案错位是由在用于形成抗蚀剂掩模的曝光中在抗蚀剂掩模周围传 播的光引起的， 该位置错位是由在转移单晶半导体层中的接合步骤所引起的 )。
备选地， 在单晶半导体层从单晶半导体衬底分离后， 单晶半导体层可接合到形成 衬底。接合可采用单晶半导体层的表面 ( 其通过劈裂而暴露 ) 面对形成衬底侧或单晶半导 体层可在形成衬底上接合使得单晶半导体层的表面 ( 其通过劈裂而暴露 ) 与栅极绝缘膜接 触这样的方式进行。
在该实施例中， 当单晶硅衬底用作单晶半导体衬底 1108 时， 单晶硅层可以作为单 晶半导体层 1102 获得。此外， 在用于制造该实施例的半导体器件的方法中， 工艺温度可以 设置成 700 ℃或更低 ； 因此， 玻璃衬底可以用作形成衬底 1101。即， 按照常规的薄膜晶体 管的情况， 晶体管可以在玻璃衬底上形成并且单晶硅层可以用作半导体层。这些使形成具 有高性能和高可靠性的晶体管是可能的， 其可以用低消耗电压高速运行并且具有低的亚阈 值， 并且高场效应迁移率可以在例如玻璃衬底等形成衬底上形成。 该实施例可以视情况与实施例 1 至 6 中的任何实施例自由组合。
( 实施例 8)
在该实施例中， 将描述具有更高可靠性的半导体器件的示例。 具体地， 作为半导体 器件的示例， 描述微处理器和具有运算功能并且可以非接触式地发送和接收数据的半导体 器件的示例。
图 12 图示作为半导体器件的结构的微处理器 500 的示例。该微处理器 500 使用 根据上文的实施例形成的半导体器件形成。该微处理器 500 具有算术逻辑单元 ( 也称为 ALU)501、 ALU 控制器 502、 指令译码器 503、 中断控制器 504、 定时控制器 505、 寄存器 506、 寄存器控制器 507、 总线接口 ( 总线 I/F)508、 只读存储器 (ROM)509 和存储器接口 (ROM I/ F)510。
通过总线接口 508 输入到微处理器 500 的指令输入到指令译码器 503 并且译码。 然后， 该指令输入到 ALU 控制器 502、 中断控制器 504、 寄存器控制器 507 和定时控制器 505。 ALU 控制器 502、 中断控制器 504、 寄存器控制器 507 和定时控制器 505 基于译码指令进行相 应的控制。具体地， ALU 控制器 502 产生用于控制算术逻辑单元 501 的运行的信号。中断控 制器 504 判断来自外部输入 / 输出装置或外围电路的中断请求 ( 基于它的优选级或掩码状 态 (mask state))， 并且当程序在微处理器 500 中执行时处理该请求。 寄存器控制器 507 产 生寄存器 506 的地址并且根据微处理器 500 的状态从寄存器 506 读取数据或向寄存器 506 写入数据。定时控制器 505 产生用于控制算术逻辑单元 501、 ALU 控制器 502、 指令译码器 503、 中断控制器 504 和寄存器控制器 507 的驱动的定时的信号。例如， 定时控制器 505 提 供有用于基于参考时钟信号 CLK1 产生内部时钟信号 CLK2 的内部时钟发生器， 并且向上述 电路中的每个提供时钟信号 CLK2。注意在图 12 中图示的微处理器 500 只是简化的结构的
示例， 并且实际的微处理器具有取决于用途的多种结构。
接着， 具有运算功能并且可以非接触式地发送和接收数据的半导体器件的示例参 照图 13 描述。图 13 图示通过无线通信向外部装置发送信号和从外部装置接收信号的计算 机 ( 在下文中也称为 RFCPU) 的示例。RFCPU 511 具有模拟电路部分 512 和数字电路部分 513。 模拟电路部分 512 包括具有谐振电容器的谐振电路 514、 整流电路 515、 恒压电路 516、 复位电路 517、 振荡电路 518、 解调电路 519 和调制电路 520。数字电路部分 513 包括 RF 接 口 521、 控制寄存器 522、 时钟控制器 523、 CPU 接口 524、 中央处理单元 525、 随机存取存储器 526 和只读存储器 527。
具有这样的结构的 RFCPU 511 的运行在下文粗略地描述。谐振电路 514 基于在天 线 528 接收的信号产生感应电动势。该感应电动势通过整流电路 515 存储在电容器部分 529 中。该电容器部分 529 优选地使用例如陶瓷电容器或电偶层电容器等电容器形成。该 电容器部分 529 不必在和 RFCPU 511 相同的衬底上形成并且可作为另一个部件附着到具有 部分构成 RFCPU 511 的绝缘表面的衬底。
复位电路 517 产生使要初始化的数字电路部分 513 复位的信号。例如， 其采用对 电源电压的上升的延迟而上升的信号产生而作为复位信号。振荡电路 518 根据由恒压电路 516 产生的控制信号改变时钟信号的频率和占空比。具有低通滤波器的解调电路 519 例如 使幅移键控 (ASK) 系统的接收信号的幅度的变化二值化。调制电路 520 改变要传送的幅移 键控 (ASK) 系统的传送信号的幅度。调制电路 520 改变谐振电路 514 的谐振点， 由此改变 通信信号的幅度。时钟控制器 523 产生用于根据在中央处理单元 525 中的电源电压或电流 消耗而改变时钟信号的频率和占空比的控制信号。该电源电压由电源控制电路 530 监测。
从天线 528 输入到 RFCPU 511 的信号由解调电路 519 解调并且然后由 RF 接口分 成控制命令、 数据等。控制命令存储在控制寄存器 522 中。控制命令包括存储在只读存储 器 527 中的数据的读取、 数据到随机存取存储器 526 和算术指令到中央处理单元 525 的写 入等等。中央处理单元 525 通过接口 524 访问只读存储器 527、 随机存取存储器 526 和控制 寄存器 522。接口 524 具有基于由中央处理单元 525 请求的地址对只读存储器 527、 随机存 取存储器 526 和控制寄存器 522 中的任何一个产生访问信号的功能。
作为中央处理单元 525 的算术方法， 可采用其中只读存储器 527 存储 OS( 操作系 统 ) 并且程序在开始操作的时间读取并且然后执行的方法。备选地， 可采用其中形成运算 专用电路并且使用硬件实施算术处理的方法。在其中硬件和软件都使用的方法中， 可以采 用其中在运算专用电路中实施部分处理以及其他部分的运算处理由中央处理单元 525 使 用程序实施的方法。
在该实施例的微处理器中， 使用一对抗冲击层 ( 其将半导体集成电路夹在中间 ) 和堆叠在半导体集成电路上的冲击扩散层， 可以提供具有强度同时实现厚度和尺寸减小的 高度可靠半导体器件。
( 实施例 9)
在该实施例中， 将描述在上文的实施例中描述的半导体器件的使用模式示例。具 体地， 参照图描述半导体器件 ( 非接触式地数据可以输入到其中或从其中输出 ) 的应用示 例。能够非接触式地输入和输出数据的半导体器件也称为 RFID 标签、 ID 标签、 IC 标签、 IC 芯片、 RF 标签、 无线标签、 电子标签或无线芯片。在该实施例中图示的半导体器件的顶表面结构的示例参照图 10 描述。在图 10 中 图示的半导体器件 2180 包括薄膜集成电路 2131， 其包括多个元件， 例如构成存储部分和逻 辑部分的晶体管和充当天线的导电层 2132。充当天线的导电层 2132 电连接到薄膜集成电 路 2131。在实施例 2 中描述的晶体管可以应用于薄膜集成电路 2131。充当天线的导电层 可在薄膜集成电路上面或下面形成。充当天线的导电层可提供在抗冲击层的外侧上。备选 地， 充当天线的导电层 2132 可提供给衬底 2133 并且然后衬底 2133 和薄膜集成电路 2131 可互相附着以将导电层 2133 介于它们之间。薄膜集成电路 2131 的连接终端和充当天线的 导电层可通过包含在粘结树脂中的导电颗粒互相电连接。备选地， 本发明可以应用于提供 有放大器天线 ( 其可以在电连接到薄膜集成电路的天线和询问器之间非接触式地转换无 线电波的频率 ) 的半导体器件。
作为半导体元件， 更不用提场效应晶体管， 可以采用使用半导体层的存储器元件 ； 因此， 可以制造和提供可以满足多样应用要求的功能的半导体器件。
注意尽管在该实施例中描述其中充当天线的导电层 2132 以线圈形状提供并且采 用电磁感应法或采用电磁耦合法的示例， 本发明的半导体器件不限于其， 并且也可采用微 波法。在微波法的情况下， 充当天线的导电层 2132 的形状可根据电磁波的波长视情况决 定。
例如， 当采用微波法 ( 例如， 具有 UHF 波段 ( 在 860MHz 至 960MHz 的范围中 )， 2.45GHz 的频带或类似的 ) 作为半导体器件的信号传送方法时， 充当天线的导电层的形状、 例如长度可考虑在传送信号中使用的电磁波的波长视情况设置。例如， 充当天线的导电层 可以形成为线性形状 ( 例如， 偶极子天线 ) 或平面形状 ( 例如贴片天线或具有带状的天 线 )。 此外， 充当天线的导电层 2132 的形状不限于线条， 并且考虑电磁波的波长也可提供采 用曲线形状、 S 形状或结合它们的形状的导电层。
充当天线的导电层使用导电材料通过 CVD 法、 溅射法、 例如丝网印刷或凹版印刷 等印刷法、 液滴排出法、 配送器法、 镀层方法或类似方法形成。导电材料是从铝 (Al)、 钛 (Ti)、 银 (Ag)、 铜 (Cu)、 金 (Au)、 铂 (Pt)、 镍 (Ni)、 钯 (Pd)、 钽 (Ta) 和钼 (Mo) 选择的金属元 素或主要包括上述元素的合金材料或化合物材料中的任何， 并且可采用单层结构或分层结 构。
例如， 当充当天线的导电层 2132 通过丝网印刷法形成时， 它可以通过用导电膏 ( 其中具有几个 nm 至几十 μm 径的导电颗粒在有机树脂中溶解或分散 ) 选择性印刷来提 供。作为导电颗粒， 可以使用银 (Ag)、 金 (Au)、 铜 (Cu)、 镍 (Ni)、 铂 (Pt)、 钯 (Pd)、 钽 (Ta)、 钼 (Mo) 和钛 (Ti) 或卤化银中的一个或多个的金属的细颗粒或分散的纳米颗粒。另外， 作 为包含在导电膏中的有机树脂， 可以使用从充当金属颗粒的粘结剂、 溶剂、 分散剂和涂覆材 料的有机树脂选择的一个或多个。典型地， 可以给出例如环氧树脂、 有机硅树脂 (silicone resin) 等有机树脂。此外， 在形成导电层中， 优选地在提供之后烘烤导电膏。例如， 在使用 主要包含银作为导电膏的材料的细颗粒 ( 例如， 具有从 1nm 至 100nm 的粒径 ) 的情况下， 导 电层可以通过在 150℃至 300℃的范围中的温度烘烤以硬化的导电膏而形成。同样， 可使用 包含焊料或不含铅的焊料作为它们的主要成分的细颗粒， 并且在该情况下， 优选地使用尺 寸是 20μm 或更小的细颗粒。焊料或不含铅的焊料具有低成本的优势。
本发明所应用的半导体器件可以是高度可靠的半导体器件， 其具有强度同时实现厚度和尺寸减小， 其可以用一对抗冲击层 ( 其将半导体集成电路夹在中间 ) 和冲击扩散层 ( 其堆叠在半导体集成电路上 ) 提供。 因此， 本发明所应用的半导体器件在形成如在该实施 例中描述的非接触式地数据可以输入到其中或从其中输出小半导体器件的情况下是有效 的。
( 实施例 10)
在该实施例中， 将描述根据本发明形成的上文描述的能够非接触式地输入 / 输出 数据的半导体器件的应用示例。 可以非接触式地输入和输出数据的半导体器件根据它的应 用模式也称为 RFID 标签、 ID 标签、 IC 标签、 IC 芯片、 RF 标签、 无线标签、 电子标签或无线芯 片。
具有无线交换数据的功能的半导体器件 800 包括高频电路 810、 电源电路 820、 复 位电路 830、 时钟发生电路 840、 数据解调电路 850、 数据调制电路 860、 用于控制其他电路的 控制电路 870、 存储电路 880 和天线 890( 参见图 11A)。该高频电路 810 接收来自天线 890 的信号并且用天线 890 输出从数据调制电路 860 接收的信号。该电源电路 820 从接收的信 号产生电源电势。该复位电路 830 产生复位信号。该时钟发生电路 840 基于从天线 890 接 收的信号输入产生各种时钟信号。该数据解调电路 850 解调接收的信号并且输出该解调的 信号到控制电路 870。该数据调制电路 860 调制从控制电路 870 接收的信号。作为控制电 路 870， 提供例如代码提取电路 910、 代码判断电路 920、 CRC 判断电路 930 和输出单元电路 940。注意代码提取电路 910 提取包括在传送到控制电路 870 的指令中的多个代码中的每 个。代码判断电路 920 通过比较提取代码与对应于参考的代码来判断指令的内容。CRC 判 断电路 930 基于判断的代码检测是否存在传输错误或类似的。
接着， 将描述上文描述的半导体器件的操作的示例。首先， 无线电信号通过天线 890 接收。该无线电信号通过高频电路 810 传送到电源电路 820， 并且产生高的电源电势 ( 在下文中称为 VDD)。该 VDD 供应给在半导体器件 800 中的每个电路。通过高频电路 810 传送到数据解调电路 850 的信号被解调 ( 在下文中该信号称为解调信号 )。 此外， 通过高频 电路 810 通过复位电路 830 和时钟发生电路 840 的信号和解调信号传送到控制电路 870。 传送到控制电路 870 的信号由代码提取电路 910、 代码判断电路 920、 CRC 判断电路 930 等 分析。然后， 基于分析的信号， 输出存储在存储电路 880 中的半导体器件中的信息。半导体 器件的输出信息通过输出单元电路 940 编码。此外， 半导体器件 800 的编码信息通过数据 调制电路 860 并且作为无线信号由天线 890 传送。注意在包括在半导体器件 800 中的多个 电路中低的电源电势 ( 在下文中称为 VSS) 是共用的， 并且 VSS 可以是 GND。
如此， 通过从通信装置传送信号到半导体器件 800 并且通过由通信装置接收从半 导体器件 800 传送的信号， 可以读取在半导体器件 800 中的数据。
此外， 在半导体器件 800 中， 电源电压可通过电磁波供应到每个电路而没有安装 电源 ( 电池 )， 或者可安装电源 ( 电池 ) 使得电源电压通过电磁波和电源 ( 电池 ) 两者供应 到每个电路。
接着， 描述其中数据可以非接触式地输入 / 输出的半导体器件的用途的示例。通 信装置 3200 提供给包括显示部分 3210 的移动终端的侧面。半导体器件 3230 提供给产品 3220 的侧面 ( 图 11B)。当通信装置 3200 举到包括在产品 3220 中的半导体器件 3230 时， 显示部分 3210 显示关于产品的信息， 例如它的材料、 它的产地、 每个生产步骤的检查结果、分配处理的历史， 以及产品的说明等。此外， 当产品 3260 由输送带输送时， 产品 3260 可以 通过使用通信装置 3240 和半导体器件 3250( 其提供给产品 3260) 检查 ( 图 11C)。如此， 信 息可以容易地获得， 并且通过对系统利用半导体器件而获得高功能和高附加值。
如上文描述的， 本发明的高度可靠半导体器件具有非常广范围的应用并且可以在 所有种类领域中的电子装置中使用。
( 实施例 11)
根据本发明， 可以形成充当具有处理器电路 ( 在下文中也叫做处理器芯片、 无线 芯片、 无线处理器、 无线存储器或无线标签 ) 的芯片的半导体器件。本发明的半导体器件的 应用范围是如此广使得它可应用于任何物体以便无线地揭示其的历史并且在生产、 管理等 中利用。 例如， 本发明的半导体器件可集成在票据、 硬币、 有价证券、 证书、 不记名债券、 用于 包装的容器、 书、 记录介质、 个人物品、 车辆、 食物、 衣服、 健康护理物品、 生活用品、 药品和电 子设备上。这些示例将参照图 9A 至 9G 描述。
票据和硬币是在市场中流通的货币， 并且包括可以采用与在特定区域中的货币 ( 现金凭单 )、 纪念币等一样的方式使用的那个。有价证券包括支票、 凭证、 期票等， 并且可 以提供有包括处理器电路的芯片 190( 参见图 9A)。证书指驾驶执照、 居住证等， 并且可以 提供有包括处理器电路的芯片 191( 参见图 9B)。个人物品包括包、 一副眼镜等， 并且可以 提供有包括处理器电路的芯片 197( 参见图 9C)。不记名债券指邮票、 稻米优惠券、 各种商 品优惠券等。包装容器指食品容器的包装纸、 塑料瓶等， 并且可以提供有包括处理器电路 的芯片 193( 参见图 9D)。书指精装书、 平装书等， 并且可以提供有包括处理器电路的芯片 194( 参见图 9E)。记录介质指 DVD 软件、 录像带等， 并且可以提供有包括处理器电路的芯片 195( 参见图 9F)。车辆指例如自行车等有轮车辆、 船等， 并且可以提供有包括处理器电路的 芯片 196( 参见图 9G)。食品指食物、 饮料等。服装指衣服、 鞋等。保健产品指医疗设备、 保 健器具等。日用品指家具、 照明设备等。药指药物、 农药等。电子装置指液晶显示装置、 EL 显示装置、 电视机 ( 电视接收器和薄电视接收器 )、 蜂窝电话等。
半导体器件可以通过附着到物体的表面或嵌入物体中来提供。例如， 在书的情况 下， 半导体器件可嵌入纸中 ； 并且在用有机树脂制造的包装的情况下， 半导体器件可嵌入有 机树脂中。
如上文描述的， 检查系统、 在出租店中使用的系统或类似系统的效率可以通过给 包装容器、 记录介质、 个人物品、 食物、 衣服、 商品、 电子装置或类似物提供半导体器件而得 以提高。另外， 通过提供半导体器件给车辆， 可以防止伪造或偷窃。另外， 当半导体器件植 入例如动物等生物时， 可以容易识别每个生物。例如， 通过植入 / 附着具有传感器的半导体 器件进 / 到例如牲畜等生物， 可以容易管理它的例如当前体温等健康状况以及它的出生年 份、 性别、 品种或类似的。
注意该实施例可以视情况与实施例 1 至 10 中的任何实施例结合实现。
该 申 请 基 于 在 2008 年 4 月 25 日 向 日 本 专 利 局 提 交 的 日 本 专 利 申 请 序 列 号 2008-114882 和 在 2008 年 4 月 25 日 向 日 本 专 利 局 提 交 的 日 本 专 利 申 请 序 列 号 2008-114883， 其的全部内容通过引用结合于此。