低摆幅电压模式驱动器.pdf

一种输出驱动器包括控制逻辑，其配置成接通上拉电路和下拉电路，以提供传输线路上的逻辑低的输出阻抗。输出驱动器包括可变上拉电阻器。控制逻辑配置成将上拉电路接通到第一阻抗值，以驱动传输线路上的逻辑高。控制逻辑配置成将上拉电路接通到第二阻抗值，并且接通下拉电路以提供输出阻抗，以驱动传输线路上的逻辑低。该系统备选地可相反配置成对逻辑高接通上拉和下拉电路的组合，其中对逻辑低接通下拉电路。

1.   一种输出驱动器，包括：
上拉电路，包括可变上拉电阻器以上拉所述输出驱动器所驱动的传输线路；
下拉电路，包括下拉电阻器以下拉所述传输线路；以及
驱动器控制逻辑，耦合到所述上拉电路和所述下拉电路，配置成将所述上拉电路接通到第一阻抗值以驱动所述传输线路上的逻辑高，以及配置成将所述上拉电路接通到第二阻抗值并且接通所述下拉电路以驱动所述传输线路上的逻辑低，其中与所述下拉电路的阻抗并联的所述第二阻抗值在驱动所述逻辑低时提供所述输出驱动器的有效输出阻抗。

2.   如权利要求1所述的输出驱动器，其中，所述上拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中所述可变上拉电阻器通过接通所述多个支路中的若干支路以产生期望阻抗来生成。

3.   如权利要求1所述的输出驱动器，其中，所述下拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中所述下拉电路的阻抗是基于接通所述多个支路中的若干支路可调整的。

4.   如权利要求1所述的输出驱动器，其中，所述驱动器控制逻辑包括驱动器预均衡逻辑。

5.   如权利要求1所述的输出驱动器，其中，所述上拉电路包括多个支路，并且所述下拉电路包括多个支路，其中所述驱动器控制逻辑配置成接通上拉和下拉支路的比率以生成所述有效输出阻抗。

6.   如权利要求5所述的输出驱动器，其中，上拉和下拉支路的所述比率生成近似等于所述第一阻抗值的有效输出阻抗。

7.   如权利要求1所述的输出驱动器，还包括：
参考电压逻辑，用于调整中心参考电压(Vref)以降低所述传输线路上的电压摆幅。

8.   一种方法，包括：
接收要采用输出驱动器在所述输出驱动器所驱动的传输线路上输出的输入信号；
按照所述输入信号来配置所述输出驱动器以驱动所述传输线路，包括，
对于逻辑高，采用驱动器控制逻辑将所述输出驱动器的上拉电路接通到第一阻抗值；以及
对于逻辑低，将所述上拉电路接通到第二阻抗值，并且接通所述下拉电路，其中与所述下拉电路的阻抗并联的所述第二阻抗值提供所述输出驱动器的有效输出阻抗；以及
采用所述配置的输出驱动器来驱动所述传输线路。

9.   如权利要求8所述的方法，其中，所述上拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中所述上拉电路的阻抗是基于接通所述多个支路中的若干支路可调整的。

10.   如权利要求8所述的方法，其中，所述下拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中所述下拉电路的阻抗是基于接通所述多个支路中的若干支路可调整的。

11.   如权利要求8所述的方法，其中，配置所述输出驱动器包括采用耦合到所述输出驱动器的预均衡逻辑来配置所述输出驱动器。

12.   如权利要求8所述的方法，其中，所述上拉电路包括多个支路，并且所述下拉电路包括多个支路，其中配置所述输出驱动器包括接通上拉和下拉支路的比率以生成所述有效输出阻抗。

13.   如权利要求12所述的方法，其中，上拉和下拉支路的所述比率生成近似等于所述第一阻抗值的有效输出阻抗。

14.   如权利要求8所述的方法，还包括：
调整中心参考电压(Vref)以降低所述传输线路上的电压摆幅。

15.   一种输出驱动器，包括：
上拉电路，包括可变上拉电阻器以上拉所述输出驱动器所驱动的传输线路；
下拉电路，包括下拉电阻器以下拉所述传输线路；以及
驱动器控制逻辑，耦合到所述上拉电路和所述下拉电路，配置成将所述下拉电路接通到第一阻抗值以驱动所述传输线路上的逻辑低，以及配置成将所述下拉电路接通到第二阻抗值并且接通所述上拉电路以驱动所述传输线路上的逻辑高，其中与所述上拉电路的阻抗并联的所述第二阻抗值在驱动所述逻辑高时提供所述输出驱动器的有效输出阻抗。

16.   如权利要求15所述的输出驱动器，其中，所述上拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中所述可变上拉电阻器通过接通所述多个支路中的若干支路以产生期望阻抗来生成。

17.   如权利要求15所述的输出驱动器，其中，所述下拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中所述下拉电路的阻抗是基于接通所述多个支路中的若干支路可调整的。

18.   如权利要求15所述的输出驱动器，其中，所述驱动器控制逻辑包括驱动器预均衡逻辑。

19.   如权利要求15所述的输出驱动器，其中，所述上拉电路包括多个支路，并且所述下拉电路包括多个支路，其中所述驱动器控制逻辑配置成接通上拉和下拉支路的比率以生成所述有效输出阻抗。

20.   如权利要求15所述的输出驱动器，还包括：
参考电压逻辑，用于调整中心参考电压(Vref)以降低所述传输线路上的电压摆幅。

21.   一种方法，包括：
接收要采用输出驱动器在所述输出驱动器所驱动的传输线路上输出的输入信号；
按照所述输入信号来配置所述输出驱动器以驱动所述传输线路，包括，
对于逻辑低，采用驱动器控制逻辑将所述输出驱动器的下拉电路接通到第一阻抗值；以及
对于逻辑高，将所述下拉电路接通到第二阻抗值，并且接通所述上拉电路，其中与所述上拉电路的阻抗并联的所述第二阻抗值提供所述输出驱动器的有效输出阻抗；以及
采用所述配置的输出驱动器来驱动所述传输线路。

22.   如权利要求21所述的方法，其中，所述下拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中所述下拉电路的阻抗是基于接通所述多个支路中的若干支路可调整的。

23.   如权利要求21所述的方法，其中，所述上拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中所述上拉电路的阻抗是基于接通所述多个支路中的若干支路可调整的。

24.   如权利要求21所述的方法，其中，配置所述输出驱动器包括采用耦合到所述输出驱动器的预均衡逻辑来配置所述输出驱动器。

25.   如权利要求21所述的方法，其中，所述下拉电路包括多个支路，并且所述上拉电路包括多个支路，其中配置所述输出驱动器包括接通上拉和下拉支路的比率以生成所述有效输出阻抗。

低摆幅电压模式驱动器
技术领域
一般来说，本发明的实施例涉及装置互连，以及更具体来说，涉及经由低摆幅电压模式驱动器的较低功率互连。
著作权声明/许可
本专利文档的公开的部分可包含受到著作权保护的资料。著作权所有者不反对任何人复制本专利文档或专利公开，因为它出现在专利和商标局专利文件或记录中，但在其他方面仍保留所有著作权。著作权声明适用于如下及其附图中所述的所有数据以及以下所述的任何软件：著作权?2012，Intel Corporation，保留所有著作权。
背景技术
持续存在对计算装置的增加需求以及对计算装置的增加性能的需求。虽然存在对较高性能装置的需求，但是也存在对较低功率装置的较大需求。在低功率装置中，装置上的组件之间的交互消耗许多装置功率。组件之间的交互一般能够称作I/O(输入/输出)，其中组件交换信息。
组件I/O中的大多数有功功率由输出驱动器使用。系统当前具有调整I/O电路的功率消耗的极有限能力。通常，I/O电路使用固定电压摆幅，其值基于最坏情况设定。甚至假定存在可在特定装置中使用较低功率的更好选项设定，当前存在调整I/O功率设定可用的有限选项。此外，将理解，改变I/O设定以降低功率消耗能够以能够抵消通过改变设定所得到的增益的其它方式导致低效显现本身。
降低I/O功率使用的当前努力所遭遇的一个问题在于，电压摆幅和驱动器输出阻抗(Ron)不是相互无关的。因此，(静态或动态地)调整Ron以降低I/O功率的当前努力引起信号完整性降级，这意味着，存储器I/O功率能够降低，但是更大功率在其他系统组件中使用以应对信号完整性的损失。全系统观点是通过调整Ron的最小至没有功率降低。
附图说明
以下描述包括对具有作为本发明的实施例的实现的示例所提供的说明的附图的论述。附图应当理解为作为示例而不是进行限制。本文所使用的对一个或多个“实施例”的提及将被理解为描述本发明的至少一个实现中包含的具体特征、结构或特性。因此，本文中出现的诸如“在一个实施例中”或者“在备选实施例中”之类的词语描述本发明的各个实施例和实现，并且不一定全部表示同一实施例。但是，它们也不一定相互排斥。
图1是将驱动器设置成对逻辑高和逻辑低不同的系统的一实施例的框图。
图2是使用用于输出逻辑高的一个上拉配置以及用于输出逻辑低的不同上拉配置的系统的一实施例的框图。
图3A是具有可变输出阻抗配置的I/O系统的一实施例的框图。
图3B是等效用于输出逻辑高的I/O系统的一实施例的框图。
图3C是等效用于输出逻辑低的I/O系统的一实施例的框图。
图4是示出输出电压摆幅的曲线的一实施例。
图5A是具有大裕度的信号眼的一实施例的框图。
图5B是具有降低裕度的信号眼的一实施例的框图。
图6A是多支路上拉阻抗电路的一实施例的框图。
图6B是多支路下拉阻抗电路的一实施例的框图。
图7是用于采用具有可变输出阻抗配置的输出驱动器来驱动输出信号的过程的一实施例的流程图。
图8是其中能够实现具有可变输出阻抗配置的输出驱动器的计算系统的一实施例的框图。
图9是其中能够实现具有可变输出阻抗配置的输出驱动器的移动装置的一实施例的框图。
下面是某些细节和实现的描述，包括附图的描述，附图可示出以下所述的实施例的部分或全部，以及论述本文所提供的发明概念的其他可能的实施例或实现。
具体实施方式
如本文所述的输出驱动器包括控制逻辑，其配置成接通上拉电路和下拉电路以提供传输线路上的逻辑低的输出阻抗。输出驱动器包括可变上拉电阻器。控制逻辑配置成将上拉电路接通到第一阻抗值以驱动传输线路上的逻辑高。控制逻辑配置成将上拉电路接通到第二阻抗值，并且接通下拉电路以提供输出阻抗，以驱动传输线路上的逻辑低。输出阻抗的不同值降低输出驱动器的功率消耗。动态地改变输出阻抗还降低信号完整性失真，从而引起功率节省而没有信号完整性的损失。本领域的技术人员将理解，系统备选地可配置成接通上拉电路和下拉电路，以提供传输线路上的逻辑高的输出阻抗，其中只有下拉电路对逻辑低接通。
计算系统的存储器接口涉及存储器装置与存储器控制器或者其上安装存储器装置的主机平台的其它组件之间的I/O。存储器装置以及存储器装置与其交换数据的组件将具有输出驱动器以驱动连接装置的信号线路。本文所述的输出驱动器阻抗控制能够由存储器装置或(一个或多个)主机平台组件或者它们两者来使用。在一个实施例中，存储器装置是DRAM(动态随机存取存储器)。本文所述的接口能够与存储器接口配合使用，其中包括DDRx实现(例如，DDR4(双倍数据速率版本4)、LPDDR4(低功率双倍数据速率版本4)、GDDR5(图形双倍数据速率版本5))、WIDEIO和SXP(简单可扩展管道，其具有与DDR4相似的I/O惯例)，其各在本申请提交时具有制订中的规范。
上述存储器接口使用基于单端电压模式的驱动器。传统驱动器设计是具有上拉(Pu)和下拉(Pd)，其共同形成输出阻抗Ron(其对输出逻辑高以及对输出逻辑低是相同的)。因此，传统驱动器设计链接电压摆幅和Ron，这还意味着，还链接信号完整性眼宽度和眼高度(参见图5A和图5B)。但是，如本文所述，不同Ron用于逻辑高和逻辑低。
虽然能够存在实现可变输出阻抗的不同方式，但是一种常见方式是包括多个输出驱动器支路、段或部分(为了简洁起见，本文中使用表达“支路”)。各支路通常包括晶体管或开关和电阻器。输出电阻或阻抗通过确定要接通多少支路来设置。在一个实施例中，输出驱动器配置成以同时操作的上拉支路和下拉支路的比率进行操作。如果支路的总数设置输出阻抗，则上拉和下拉的比率能够调整电压摆幅。前置驱动器逻辑控制上拉和/或下拉支路的接通。上拉和下拉支路的比率能够适用于逻辑低和逻辑高，这取决于系统的配置。常规上仅采用上拉和下拉电路来驱动另一逻辑值。以下附图和描述作为示例具体地使用一种系统，其配置成仅采用上拉电路来驱动逻辑高，以及对逻辑低接通上拉和下拉电路的组合。本领域的技术人员将理解如何将系统配置用于相反操作：仅采用下拉电路来驱动逻辑低，以及对逻辑高接通上拉和下拉电路的组合。
图1是将驱动器设置成对逻辑高和逻辑低不同的系统的一实施例的框图。系统100是I/O接口或互连系统。虽然系统100没有示出传送器和接收器所属的特定组件，但是将理解，接口组件在传输线路140的任一侧上连接。传输线路140表示迹线或导线或者提供驱动器130与接收器150之间的电连接的其他物理介质。在一个实施例中，为了输出阻抗，接合导线、焊盘、销、凸块和/或其他互连介质可被认为是传输线路140的部分。将理解，传输线路140能够是双向线路，以及当组件来回交换信号时，接收器和驱动器的作用能够切换。
接收器150是接收传输的装置的一部分。驱动器130表示传送器，其是向接收器150发送传输的装置的一部分。驱动器130采用输出信号来驱动传输线路140。在传送器侧，前置驱动器120配置驱动器130，并且准备输出信号用于传输。信号源110能够是驱动器130作为其部分的同一组件的一部分，或者它能够在驱动器130作为其部分的组件的外部。信号源110通常是在组件的处理器或逻辑上运行的应用或进程。在一个实施例中，传送器是存储器控制器，以及接收器是存储器装置。在一个实施例中，传送器是存储器装置，以及存储器控制器是接收器。
驱动器130包括可变上拉电阻器以将传输线路140上拉到第一阻抗值以驱动逻辑高，以及上拉到第二不同阻抗值以驱动逻辑低。以下描述包括与能够包含在驱动器130中的上拉和下拉电路的实施例有关的更多细节。
图2是使用用于输出逻辑高的一个上拉配置以及用于输出逻辑低的不同上拉配置的系统的一实施例的框图。系统200是按照图1的系统100的接口系统的一个示例。具体来说，存储器控制器210经由一个或多个传输线路250耦合到DRAM 230。在一个实施例中，存储器控制器210和DRAM 230分别耦合到焊盘212和232，指系统200的衬底上的互连机制。通常，将存在每传输线250每装置的单个焊盘。
存储器控制器210包括收发器220，其表示传送(TX)和接收(RX)电路。类似地，DRAM 230包括收发器240，其表示DRAM侧的TX和RX电路。在一个实施例中，TX和RX电路共享到相同焊盘(212和232)的连接，并且对传送或接收操作不同地配置。因此，收发器220包括PU(上拉电路)222和PD(下拉电路)224。收发器240包括PU 242和PD 244。
DRAM能够涉及任何类型的存储器装置，例如作为DIMM(双列直插存储器模块)或其它存储器模块的部分的存储器装置、直接耦合到母板的存储器装置、3DS(三维堆叠)装置、混合存储器立方体(HMC)或者其它存储器装置。存储器控制器能够是独立装置、支持提供系统200的硬件平台的功率和接口逻辑的基础设施的硬件逻辑或“芯片组”的一部分，或者系统200的主处理器(未示出)的一部分。
PU 222和PU 242包括可变上拉电阻器以上拉传输线路250。PD 224和PD 244包括下拉电阻器以下拉传输线路250。虽然在系统200中没有具体示出，但是各收发器220和240包括耦合到相应PU和PD电路的驱动器控制逻辑。为了举例，考虑存储器控制器210驱动传输线路250以向DRAM 230发送信号。收发器220的控制逻辑能够配置成将PU 222接通到第一阻抗值以驱动传输线路250上的逻辑高。为了驱动逻辑低，控制逻辑能够配置成将PU 222接通到第二阻抗值以及接通PD 224。与PD 224的阻抗并联的PU 222的第二阻抗值在驱动逻辑低时提供有效输出阻抗收发器220作为传输线路250的驱动器。当DRAM 230驱动传输线路250时，相同描述能够适用于收发器240、PU 242和PD 244。
图3A是具有可变输出阻抗配置的I/O系统的一实施例的框图。系统300提供传送装置或组件与接收装置或组件之间的I/O接口的简化电路等效视图。传送器装置370包括收发器372，其驱动传输线路330。接收器装置380包括收发器382，其接收由收发器372所驱动的信号。
收发器372包括驱动器374和前置驱动器360。前置驱动器360对要传送的信号执行预处理，包括准备驱动器374以通过传输线路330驱动信号。在一个实施例中，前置驱动器360包括以其他方式用来提供传送信号的信号均衡的均衡逻辑(例如预加重均衡或者预均衡)，其能够用来采用不同输出阻抗来配置驱动器374。
驱动器374包括上拉电路TX_Pu，其包括开关312和电阻器R322。驱动器374还包括下拉电路TX_Pd，其包括开关314和电阻器R324。R322是可变电阻器。在一个实施例中，TX_Pu和TX_Pd采用多个支路来实现，如以下相对于图6A和图6B更详细论述。传输线路330连接在R322与R324之间。R322连接在传输线路330与开关312(p型晶体管)的漏极或输出端子之间。开关312的源极或参考端子耦合到VDD1，其是传送器370的高压参考。前置驱动器360控制开关312的栅极或控制端子。R324连接在传输线路330与开关314(n型晶体管)的漏极或输出端子之间。开关314的源极或参考端子耦合到地或者传送器370的低压参考。前置驱动器360控制开关314的栅极或控制端子。
收发器382包括上拉电路RX_Pu，其包括开关342和电阻器R352。R352耦合在传输线路330与开关342(p型晶体管)的漏极或输出端子之间。开关342的源极或参考端子耦合到VDD2，其是接收器380的高压参考。收发器372包括驱动器和/或前置驱动器逻辑和/或其他控制逻辑以控制开关342的栅极或控制端子。
图3B是等效用于输出逻辑高的I/O系统的一实施例的框图。系统304表示驱动器高状态的配置的系统300。将理解，传送器、接收器及其相应收发器电路为了简洁起见而在描述中去除；简单标号‘TX’和‘RX’用来代替它们。系统304的组件相对于图3A的系统一般描述。
具体参照驱动逻辑高，TX_Pu由前置驱动器360配置为变成Pu1_DRV，以及断开TX_Pd。驱动器高状态与传统或常规实现一致。特别要注意，前置驱动器360或者等效逻辑将Pu1_DRV配置成某个阻抗值，其对于驱动器高状态与对于以下相对于图3C所述的系统306所示的驱动器低状态是不同的。
将理解，如从传输线路330所看到的Ron或输出阻抗等于Rpu=Rpu1_drv或者Pu1_DRV的阻抗。Rpu1-drv通常设置成50欧姆的范围中(可能在30欧姆-60欧姆的范围中)的值。因此，Rout_tx_effective_1=Rpu1_drv=50欧姆。
图3C是等效用于输出逻辑低的I/O系统的一实施例的框图。系统306表示驱动器低状态的配置的系统300。将理解，传送器、接收器及其相应收发器电路为了简洁起见而在描述中去除；简单标号‘TX’和‘RX’用来代替它们。系统306的组件相对于图3A的系统一般描述。
具体参照驱动逻辑低，TX_Pu配置为变成Pu2_DRV，以及TX_Pd配置为变成Pd2_DRV。前置驱动器360将Pu2_DRV和Pu2_DRV配置成使用较低电压摆幅，同时将Ron值(从传输线路330朝向传送侧中所看到的输出阻抗)保持为跨高和低状态一致。驱动器高状态在图3B中示出，如上所述，并且是常规驱动器高状态配置。
在一个实施例中，在驱动器低状态，前置驱动器360配置传送PU(Pu2_DRV)和传送PD(Pu2_DRV)的比率，以调整电压低电平并且保持输出阻抗。将理解，调整电压低电平能够表示升高低电平以降低摆幅，这节省功率。这种实现能够称作将摆幅归一化成高电压参考或者端接在上导轨（upper rail）上。将理解，相同方式可配置成归一化到低电压参考(例如，保持相同低电压驱动器配置，并且配置驱动器以降低逻辑高并且降低摆幅)。两种实现均能够通过在驱动低状态或者高状态的同时使用Pu与Pd的比率而不使用另一状态的比率来实现。
考虑具有下列条件的示例。高电压输出等于上导轨(Voh=VDD)。低电压输出通过Pu2_DRV和Pd2_DRV的阻抗的比率来控制成大于低电压参考的电平。这种条件能够以数学方式描述为(Vol=VDD×Rpd2_DRV/(Rpd2_drv+(Rpu2_drv//Rpu_odt))，其中Rpd2_drv是Pu2_DRV的阻抗值，Rpd2_drv是Pd2_DRV的阻抗值，以及Rpu_odt是Pu_ODT的阻抗的值(接收器的管芯上端接设定)。因此，低电压电平是Pd2_DRV的阻抗除以阻抗Pd2_DRV以及与Pu_ODT并联的Pu2_DRV的等效阻抗之和的比率。低功率输出基于Pu2_DRV和Pd2_DRV的比率来计算，并且能够表达为Power_l=VDD^2/(Rpd2_drv+(Rpu2_drv//Rpu_odt))。高功率输出为零，以及平均功率能够表达为Power_avg=((Power_h+Power_l)/2)=Power_l/2。如从传输线路330所看到的输出阻抗能够表达为Rout_tx_effective=Rpu_drv=(Rpu2_drv//Rpd2_drv)或者与传送下拉阻抗并联的传送上拉阻抗。
为了进一步提供示例值，假定VDD1=1V，Rpd2_drv=100欧姆，Rpu2_drv=100欧姆，以及Rpu_odt=50欧姆(并且从以上所述假定Rpul_drv=50欧姆)。在这些值的情况下，Voh=lV，Vol=0.75V，Power_h=0，Power_l=1V/(100+33)欧姆=7.5mw, Power_avg=3.75mW，以及Rout_tx_effective_l=100欧姆//100欧姆=50欧姆。如以上相对于图3B所示，Rout_tx_effective_h也等于50欧姆。
将这种配置与典型配置相对照，其能够表达如下。Voh=VDD，Vol=VDD×Rpd_drv/(Rpd_drv+Rpu_odt)，Power_h=0，Power_l=VDD^2/((Rpd_drv+Rpu_odt)，Power_avg=(Power_h+Power_l)/2，以及Rout_tx_effective=Rpu_drv=Rpd_drv。将典型值假定为VDD=1V，Rpd_drv=Rpu_drv=50，Rpu_odt=50，则Voh=lV，Vol=0.5V，Power_h=0，Power_l=l/100=10mW，Power_avg=5mW，以及Rout_tx_effective=50欧姆。
因此，将理解，具有Pu的阻抗的所述配置对逻辑高和逻辑低不同，有效输出阻抗在50欧姆对所假定情况仍然是一致的。但是，对于所假定情况，功率节省为1.25 mW，其是相对于常规配置的25%节省。
将理解，图3B和图3C的描述对于配置成采用上拉和下拉电路来驱动逻辑高并且采用下拉电路来驱动逻辑低的系统的一实施例基本上可反转。将理解，图3B和图3C所述的系统能够称作VDD端接系统。描述的反转适用于VSS(或GND)端接系统。
图4是示出输出电压摆幅的曲线的一实施例。Vswing_large表示来自驱动器(例如以上所述示例)的低输出的传统实现。Vswing_small示出按照本文所述的任何实施例的降低摆幅。以上相对于图3C给出具体示例。将理解，所提供的示例是用于VDDQ端接示例(例如，如同DDR4或SXP一样)。在一个实施例中，驱动器包括参考电压逻辑，其使系统能够调整中心电压参考值(Vref)。因此，Vref_small示为更接近VDDQ，以降低Vswing。
图5A是具有大裕度的信号眼的一实施例的框图。曲线或信号眼510示出称作输出信号特性的信号眼的一个示例。EH(眼高度)512能够被理解为电压域的裕度。因此，例如，电压摆幅一般被理解为影响EH 512。EW(眼宽度)514能够被理解为定时域的裕度。因此，影响I/O电路系统的定时的参数一般被理解为影响EW 514。如本文所述，输出电压摆幅能够降低并且较少功率被使用，从而利用EH 512的大裕度。常见的是使系统通过眼宽度或者眼高度来限制。具有信号眼510的菱形表示输出信号的通过/未通过掩码。信号眼510相对EW 514具有极小裕度，但是相对EH 512具有显著裕度。因此，电压摆幅能够降低，如图5B所示。
图5B是具有降低裕度的信号眼的一实施例的框图。具体来说，通过降低低电压输出的电压摆幅，降低了相对眼高度的裕度，而没有影响相对眼宽度的裕度。因此，信号眼520的EW 524与信号眼510的EW 514是相当或者相同的，以及保持输出的定时。但是，EH 522比EH 512要低许多，并且因此减小围绕通过/未通过掩码菱形的裕度。
图6A是多支路上拉阻抗电路的一实施例的框图。在一个实施例中，输出驱动器通过使用上拉电路或上拉系统的不同数量的支路中的切换来实现不同上拉阻抗。上拉电路602包括N个开关610-0至610-N以及对应数量的电阻器R620-0至R620-N。开关610-n和电阻器R620-n的各组合是上拉电路602的支路。前置驱动器630能够选择要接通的多个支路，以创建期望阻抗。在一个实施例中，各电阻器具有大致相等大小(例如除了过程变化之外均是相同的)，以及期望数量的电阻器并联地接通，以给出期望阻抗。在一备选实施例中，电阻器的一个或多个具有不同值，其能够有选择地结合以调整到期望输出阻抗。将理解，所有上拉支路并联连接到焊盘640，其表示上拉电路602的输出点。
图6B是多支路下拉阻抗电路的一实施例的框图。在一个实施例中，输出驱动器通过使用下拉电路或下拉系统的不同数量的支路中的切换，来实现不同下拉阻抗。下拉电路604包括M个开关660-0至660-M以及对应数量的电阻器R650-0至R650-M。开关660-m和电阻器R650-n的各组合是下拉电路604的支路。在一个实施例中，M是与N相同的数值。在一个实施例中，存在不同数量的上拉支路和下拉支路。
前置驱动器630能够选择要接通的多个支路，以创建期望阻抗。在一个实施例中，各电阻器具有大致相等大小(例如除了过程变化之外均是相同的)，以及期望数量的电阻器并联地接通，以给出期望阻抗。在一备选实施例中，电阻器的一个或多个具有不同值，其能够有选择地结合以调整到期望输出阻抗。单独下拉电阻器可以或者可以不是与单独上拉电阻器相同的值。将理解，所有下拉支路并联连接到焊盘640，其表示下拉电路604的输出点。
还理解，上拉电路602和下拉电路604连接到焊盘640。实现不同阻抗的传统方法涉及将更多支路添加到下拉电路604或上拉电路602的任一个或两者。但是，添加更多支路增加焊盘电容(通常称作PAD CAP或Cpad)。增加寄生PAD CAP值能够不利地影响定时和带宽性能。另外，添加更多支路要求前置驱动器630中的更多电路/逻辑，这要求更大功率。前置驱动器630能够有选择地接通上支路和下支路的比率而不是添加更多下支路或下拉支路，以实现期望输出阻抗。因此，能够实现不同输出阻抗配置，而没有增加系统中的支路的数量，这意味着，PAD CAP未改变，并且定时性能能够保持。
将理解，要接通的上拉支路和/或下拉支路的数量取决于系统设计以及期望输出阻抗。所接通的上拉支路的数量对逻辑低和逻辑高是不同的。在一个实施例中，多个上拉支路能够被接通并且对驱动器驱动传输线路的整个时间保持接通，其中只有其他上支路和下支路被接通和关断，以区分一和零或者逻辑低和逻辑高。因此，前置驱动器能够接通上支路和下支路的比率以生成有效输出阻抗。在一个实施例中，所选择的比率是使逻辑低的有效输出阻抗与逻辑高的有效输出阻抗相同的比率。
图7是用于采用具有可变输出阻抗配置的输出驱动器来驱动输出信号的过程的一实施例的流程图。在一个实施例中，主机平台的组件生成信号，其将要经由传输线路发送给另一个组件(702)。组件经由传输线路连接。具有要发送的信号的组件是用于信号交换的传送器，以及要向其发送信号的组件是用于信号交换的接收器。在一个实施例中，传送器将所生成信号提供给其串联输出部分或收发器(704)。输出部分包括驱动器以驱动传输线路上的信号。驱动器驱动一和零以向接收器提供信号。
输出部分处理信号，以确定将要经由传输线路发送给接收器的比特(706)。输出部分经由前置驱动器和/或其它逻辑来配置输出驱动器(708)。前置驱动器基于它是将零还是一驱动到传输线路上而不同地配置输出驱动器。将理解，常见的是输出一作为逻辑高以及输出零作为逻辑低；但是，逻辑可反转(将逻辑高作为零以及将逻辑低作为一来发送)。如果驱动器要驱动逻辑高(710“高”分支)，则前置驱动器能够将上拉电路切换到第一阻抗值(712)。如果驱动器要驱动逻辑低(710“低”分支)，则前置驱动器能够将上拉电路切换到第二阻抗值，并且接通下拉电路以获得至少部分通过上拉和下拉阻抗的组合所确定的总有效输出阻抗。备选地，“高”分支和“低”分支可反转，其中前置驱动器将下拉电路而不是712的上拉电路切换到第一阻抗值。
无论是逻辑高还是逻辑低，一旦配置驱动器，则它能够如所配置的驱动传输线路(716)。在一个实施例中，驱动器将驱动比特序列，以及收发器确定是否发送了最后比特(718)。如果发送了最后比特(“是”分支)，则那个传输的操作能够完成。如果最后比特未发送(“否”分支)，则收发器处理下一比特，配置输出驱动器(例如，将配置保持为相同或者重新配置驱动器)，并且重复进行输出过程。
图8是其中能够实现具有可变输出阻抗配置的输出驱动器的计算系统的一实施例的框图。系统800表示按照本文所述的任何实施例的计算装置，并且能够是膝上型计算机、台式计算机、服务器、交换机、游戏或娱乐控制系统、扫描仪、复印机、打印机或者其他电子装置。系统800包括处理器820，其提供系统800的指令的处理、操作管理和执行。处理器820能够包括任何类型的微处理器、中央处理器(CPU)、处理核心或者其他处理硬件，以便为系统800提供处理。处理器820控制系统800的整体操作，并且能够是或者包括一个或多个可编程通用或专用微处理器、数字信号处理器(DSP)、可编程控制器、专用集成电路(ASIC)、可编程逻辑装置(PLD)等或者这类装置的组合。
存储器子系统830表示系统800的主存储器，并且为将要由处理器820所运行的代码或者将要在运行例程中使用的数据值提供暂时存储。存储器子系统830能够包括一个或多个存储器装置，例如只读存储器(ROM)、闪速存储器、一个或多个种类的随机存取存储器(RAM)或其他存储器装置或者这类装置的组合。存储器子系统830存储和包含操作系统(OS)836等，以提供软件平台供系统800中的指令的执行。另外，其他指令838被存储并且从存储器子系统830来运行，以提供系统800的逻辑和处理。OS 836和指令838由处理器820来运行。存储器子系统830包括存储器装置832，其中它存储数据、指令、程序或其他项。在一个实施例中，存储器子系统包括存储器控制器834，其提供对存储器资源的控制，包括执行与存储器装置的I/O供存储器存取。
处理器820和存储器子系统830耦合到总线/总线系统810。总线810是一种抽象，其表示通过适当桥接器、适配器和/或控制器所连接的任一个或多个独立物理总线、通信线路/接口和/或点对点连接。因此，总线810能够包括例如系统总线、外设组件互连(PCI)总线、超传输或工业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)、或者电气和电子工程师协会(IEEE)标准1394总线(通常称作“火线”)中的一个或多个。总线810的总线还能够对应于网络接口850中的接口。
系统800还包括一个或多个输入/输出(I/O)接口840、网络接口850、一个或多个内部大容量存储装置860以及耦合到总线810的外围接口870。I/O接口840能够包括一个或多个接口组件，用户经过其与系统800连接(例如视频、音频和/或字母数字接口)。网络接口850为系统800提供通过一个或多个网络与远程装置(例如服务器、其他计算装置)进行通信的能力。网络接口850能够包括以太网适配器、无线互连组件、USB(通用串行总线)或者其他基于有线或无线标准的或者专有接口。
存储装置860能够是或者包括用于按照非易失性的方式来存储大量数据的任何常规介质，例如一个或多个基于磁、固态或光的磁盘或光盘或者组合。存储装置860按照持久状态(即，尽管对系统800的电力中断，也保留值)来保存代码或指令和数据862。存储装置860能够一般被认为是“存储器”，但是存储器830是运行或操作存储器，以向处理器820提供指令。虽然存储装置860是非易失性的，但是存储器830能够包括易失性存储器(即，如果对系统800中断电力，则数据的值或状态是不确定的)。
外围接口870能够包括以上没有具体提到的任何硬件接口。外设一般表示相关地连接到系统800的装置。相关连接是一种连接，其中系统800提供软件和/或硬件平台，操作运行于其上，并且用户与其进行交互。
在一个实施例中，基于系统架构和配置，按照本文所述的任何实施例，系统800中能够从事与其他组件的I/O的组件的任一个能够执行与具有可变输出阻抗的输出驱动器的I/O。输出驱动器按照上输出支路和下输出支路的组合来输出逻辑值以降低输出摆幅。
图9是其中能够实现具有可变输出阻抗配置的输出驱动器的移动装置的一实施例的框图。装置900表示移动计算装置，例如计算平板、移动电话或智能电话、启用无线的电子阅读器或其他移动装置。将理解，一般示出组件的一部分，但是在装置900中没有示出这种装置的所有组件。
装置900包括处理器910，其执行装置900的主要处理操作。处理器910能够包括一个或多个物理装置，例如微处理器、应用处理器、微控制器、可编程逻辑装置或者其他处理部件。在一个实施例中，处理器910除了处理器管芯之外还包括光学接口组件。因此，处理器管芯和光子组件处于同一封装中。按照本文所述的任何实施例，这种处理器封装能够与光学连接器光学地接口。
由处理器910所执行的处理操作包括其上运行应用和/或装置功能的操作平台或操作系统的执行。处理操作包括与人类用户或者与其他装置的I/O(输入/输出)相关的操作、与功率管理相关的操作和/或与将装置900连接到另一个装置相关的操作。处理操作还能够包括与音频I/O和/或显示I/O相关的操作。
在一个实施例中，装置900包括音频子系统920，其表示硬件(例如音频硬件和音频电路)以及与向计算装置提供音频功能关联的软件(例如驱动程序、编解码器)组件。音频功能能够包括扬声器和/或耳机输出以及话筒输入。用于这类功能的装置能够集成到装置900中或者连接到装置900。在一个实施例中，用户通过提供音频命令(其由处理器910来接收和处理)来与装置900进行交互。
显示子系统930表示硬件(例如显示装置)和软件(例如驱动程序)组件，其提供视觉和/或触觉显示，供用户与计算装置进行交互。显示子系统930包括显示接口932，其包括用来向用户提供显示的特定屏幕或硬件装置。在一个实施例中，显示接口932包括与处理器910分离的用于执行与显示相关的至少某个处理的逻辑。在一个实施例中，显示子系统930包括触摸屏装置，其向用户提供输出和输入。
I/O控制器940表示与用户的相交相关的硬件装置和软件组件。I/O控制器940能够进行操作以管理硬件，其作为音频子系统920和/或显示子系统930的部分。另外，I/O控制器940示出连接到装置900的附加装置的连接点，用户通过其可与系统进行交互。例如，能够附连到装置900的装置可包括话筒装置、扬声器或立体声系统、视频系统或其他显示装置、键盘或小键盘装置或者其他I/O装置，供诸如读卡器或其他装置之类的特定应用使用。
如上所述，I/O控制器940能够与音频子系统920和/或显示子系统930进行交互。例如，经过话筒或其他音频装置的输入能够为装置900的一个或多个应用或功能提供输入或命令。另外，能够提供音频输出，作为对显示输出的替代或补充。在另一个示例中，如果显示子系统包括触摸屏，则显示装置还充当输入装置，其能够至少部分由I/O控制器940来管理。装置900上还能够存在附加按钮或开关以提供由I/O控制器940所管理的I/O功能。
在一个实施例中，I/O控制器940管理装置，例如加速计、照相机、光传感器或其他环境传感器、陀螺仪、全球定位系统(GPS)或者能够包含在装置900中的其他硬件。输入能够是直接用户交互的一部分，以及向系统提供环境输入以影响其操作(例如对噪声滤波、对亮度检测调整显示、对照相机应用闪光，或者其他特征)。
在一个实施例中，装置900包括功率管理950，其管理电池功率使用、电池的充电以及与省电操作相关的特征。存储器子系统960包括用于存储装置900中的信息的(一个或多个)存储器装置962。存储器子系统960能够包括非易失性(如果中断对存储器装置的电力，状态没有改变)和/或易失性(如果中断对存储器装置的电力，状态是不确定的)存储器装置。存储器960能够存储应用数据、用户数据、音乐、照片、文档或其他数据以及与系统900的应用和功能的执行相关的系统数据(无论是长期还是暂时)。在一个实施例中，存储器子系统960包括存储器控制器964(其也可被理解为系统900的控制的部分，并且可能潜在地被理解为处理器910的部分)。存储器控制器964提供对存储器资源的控制，包括执行与存储器装置的I/O供存储器存取。
连接性970包括硬件装置(例如无线和/或有线连接器和通信硬件)和软件组件(例如驱动程序、协议栈)，以便使装置900能够与外部装置进行通信。装置可能是诸如其他计算装置、无线接入点或基站之类的独立装置以及诸如手机、打印机或其他装置之类的外设。
连接性970能够包括多个不同类型的连接性。一般来说，装置900示为具有蜂窝连接性972和无线连接性974。蜂窝连接性972一般表示由无线运营商所提供、例如经由GSM(全球移动通信系统)所提供的蜂窝网络连接性或者变化或衍生、CDMA(码分多址)或者变化或衍生、TDM(时分复用)或者变化或衍生、LTE(长期演进——又称作“4G”)或者其他蜂窝服务标准。无线连接性974表示不是蜂窝的无线连接性，并且能够包括个人区域网络(例如蓝牙)、局域网(例如WiFi)和/或广域网(例如WiMax)或者其他无线通信。无线通信表示通过使用经过非固态介质的调制电磁辐射来传递数据。有线通信经过固态通信介质进行。
外围连接980包括硬件接口和连接器以及软件组件(例如驱动程序、协议栈)以进行外围连接。将理解，装置900可能是其他计算装置的外围装置(“至”982)以及具有与其连接的外围装置(“自”984)。装置900通常具有“对接”连接器以便连接到其他计算装置用于诸如管理(例如下载和/或上传、变更、同步)装置900上的内容之类的目的。另外，对接连接器能够允许装置900连接到某些外设，其允许装置900控制例如向视听或其他系统的内容输出。
除了专有对接连接器或其他专有连接硬件之外，装置900还能够经由通用或者基于标准的连接器来进行外围连接980。通用类型能够包括通用串行总线(USB)连接器(其能够包括多个不同硬件接口的任一个)、包括MiniDisplayPort(MDP)的DidpalyPort、高清晰度多媒体接口(HDMI)、火线或其他类型。
在一个实施例中，基于系统架构和配置，按照本文所述的任何实施例，系统900中能够从事与其他组件的I/O的组件的任一个能够执行与具有可变输出阻抗的输出驱动器的I/O。输出驱动器按照上输出支路和下输出支路的组合来输出逻辑值以降低输出摆幅。
在一个方面，输出驱动器包括上拉电路，其包括可变上拉电阻器以上拉输出驱动器所驱动的传输线路；下拉电路，其包括下拉电阻器以下拉传输线路；以及驱动器控制逻辑，耦合到上拉电路和下拉电路，配置成将上拉电路接通到第一阻抗值以驱动传输线路上的逻辑高，并且配置成将上拉电路接通到第二阻抗值，并且接通下拉电路以驱动传输线路上的逻辑低，其中与下拉电路的阻抗并联的第二阻抗值在驱动逻辑低时提供输出驱动器的有效输出阻抗。
在一个实施例中，上拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中可变上拉电阻器通过接通多个支路中的若干支路以产生期望阻抗来生成。在一个实施例中，下拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中下拉电路的阻抗是基于接通多个支路中的若干支路可调整的。在一个实施例中，驱动器控制逻辑包括驱动器预均衡逻辑。在一个实施例中，上拉电路包括多个支路，并且下拉电路包括多个支路，其中驱动器控制逻辑配置成接通上拉和下拉支路的比率，以生成有效输出阻抗。在一个实施例中，上拉和下拉支路的比率生成近似等于第一阻抗值的有效输出阻抗。在一个实施例中，输出驱动器还包括参考电压逻辑，其调整中心参考电压(Vref)，以降低传输线路上的电压摆幅。
在一个方面，电子装置包括存储器子系统中的输出驱动器以交换存储器子系统的组件之间的信号，输出驱动器包括：上拉电路，其包括可变上拉电阻器以上拉输出驱动器所驱动的传输线路；下拉电路，其包括下拉电阻器以下拉传输线路；驱动器控制逻辑，耦合到上拉电路和下拉电路，配置成将上拉电路接通到第一阻抗值以驱动传输线路上的逻辑高，并且配置成将上拉电路接通到第二阻抗值，并且接通下拉电路以驱动传输线路上的逻辑低，其中与下拉电路的阻抗并联的第二阻抗值在驱动逻辑低时提供输出驱动器的有效输出阻抗；以及触摸屏显示装置，配置成基于存储器子系统所访问的数据来提供用户显示。
在一个实施例中，上拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中可变上拉电阻器通过接通多个支路中的若干支路以产生期望阻抗来生成。在一个实施例中，下拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中下拉电路的阻抗是基于接通多个支路中的若干支路可调整的。在一个实施例中，驱动器控制逻辑包括驱动器预均衡逻辑。在一个实施例中，上拉电路包括多个支路，并且下拉电路包括多个支路，其中驱动器控制逻辑配置成接通上拉和下拉支路的比率以生成有效输出阻抗。在一个实施例中，上拉和下拉支路的比率生成近似等于第一阻抗值的有效输出阻抗。在一个实施例中，输出驱动器还包括参考电压逻辑，其调整中心参考电压(Vref)以降低传输线路上的电压摆幅。
在一个方面，一种方法包括：接收要采用输出驱动器在输出驱动器所驱动的传输线路上输出的输入信号；将输出驱动器配置成按照输入信号来驱动传输线路，包括对逻辑高采用驱动器控制逻辑将输出驱动器的上拉电路接通到第一阻抗值，并且对逻辑低将上拉电路接通到第二阻抗值，并且接通下拉电路，其中与下拉电路的阻抗并联的第二阻抗值提供输出驱动器的有效输出阻抗；以及采用所配置输出驱动器来驱动传输线路。
在一个实施例中，上拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中上拉电路的阻抗是基于接通多个支路中的若干支路可调整的。在一个实施例中，下拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中下拉电路的阻抗是基于接通多个支路中的若干支路可调整的。在一个实施例中，配置输出驱动器包括采用耦合到输出驱动器的预均衡逻辑来配置输出驱动器。在一个实施例中，上拉电路包括多个支路，并且下拉电路包括多个支路，其中配置输出驱动器包括接通上拉和下拉支路的比率，以生成有效输出阻抗。在一个实施例中，上拉和下拉支路的比率生成近似等于第一阻抗值的有效输出阻抗。在一个实施例中，该方法还包括调整中心参考电压(Vref)，以降低传输线路上的电压摆幅。
在一个方面，一种方法包括：接收要采用输出驱动器在输出驱动器所驱动的传输线路上输出的输入信号；将输出驱动器配置成按照输入信号来驱动传输线路，包括对逻辑低采用驱动器控制逻辑将输出驱动器的下拉电路接通到第一阻抗值，并且对逻辑高将下拉电路接通到第二阻抗值，并且接通上拉电路，其中与上拉电路并联的第二阻抗值提供输出驱动器的有效输出阻抗；以及采用所配置输出驱动器来驱动传输线路。
在一个实施例中，下拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中下拉电路的阻抗是基于接通多个支路中的若干支路可调整的。在一个实施例中，上拉电路包括多个支路，各支路包括开关晶体管和电阻器元件，其中上拉电路的阻抗是基于接通多个支路中的若干支路可调整的。在一个实施例中，配置输出驱动器包括采用耦合到输出驱动器的预均衡逻辑来配置输出驱动器。在一个实施例中，下拉电路包括多个支路，并且上拉电路包括多个支路，其中配置输出驱动器包括接通上拉和下拉支路的比率以生成有效输出阻抗。
本文所示的流程图提供各种过程动作的序列的示例。虽然以特定序列或顺序示出，但是除非另加说明，否则动作的顺序可被修改。因此，所示实施例应当仅被理解为示例，并且过程能够按照不同顺序来执行，并且一些动作能够并行执行。另外，在各个实施例中，能够省略一个或多个动作；因此，并非在每一个实施例中要求全部动作。其他过程流程是可能的。
就本文描述各种操作或功能来说，它们能够描述或定义为软件代码、指令、配置和/或数据。内容能够是直接可执行的(“对象”或“可执行”形式)源代码或者差代码(“增量”或“补丁”代码)。本文所述实施例的软件内容能够经由其上存储了内容的制造产品或者经由操作通信接口以经由通信接口发送数据的方法来提供。机器可读存储介质能够使机器执行所述的功能或操作，并且包括存储采取机器(例如计算装置、电子系统等)可访问形式的信息的任何介质，例如可记录/不可记录介质(例如只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光存储介质、闪速存储器装置等)。通信接口包括与硬连线、无线、光等介质连接以便与另一个装置进行通信的任何机制，例如存储器总线接口、处理器总线接口、因特网连接、磁盘控制器等。能够通过提供配置参数和/或发送信号以准备通信接口来提供描述软件内容的数据信号，来配置通信接口。通信接口能够经由发送给通信接口的一个或多个命令或信号来访问。
本文所述的各种组件能够是用于执行所述操作或功能的部件。本文所述的各组件包括软件、硬件或者它们的组合。组件能够实现为软件模块、硬件模块、专用硬件(例如专用硬件、专用集成电路(ASIC)、数字信号处理器(DSP)等)、嵌入式控制器、硬连线电路等。
除了本文所描述的内容之外，能够对本发明的所公开实施例和实现进行各种修改，而没有背离其范围。因此，本文中的说明和示例应当被认为是说明性而不是限制性的。本发明的范围应当仅参照随附权利要求来限定。