独立式刷新记忆体电容的方法及装置 【技术领域】
本发明涉及一种刷新记忆体电容的方法，特别是涉及一种独立式刷新记忆体电容的方法及装置(Method and apparatus of independent refreshmemory capacitance)，关于不需通过位址驱动器及闩锁装置，独立刷新记忆体电容的技术。
背景技术
记忆体(记忆体即为内存或存储器，以下均称为记忆体)，是个人计算机和电子设备中不可或缺的元件，顾名思义便是做为储存资料或数据使用，主要可以分为只读记忆体(Read Only Memory，ROM)与随机存取记忆体(Random Access Memory，RAM)两大类。随机存取记忆体是一种可读可写的记忆体，它储存资料的方式是利用电容器带电荷与不带电荷来储存二位元资料。一个电容器代表一个记忆位元，其储存的二位元资料“0”或“1”分别代表电容器“带电荷”以及“不带电荷”的状态。在数位资料的储存上，通常习惯以位元组(位元组即为字节，以下均称为位元组)(Byte)做为表示记忆体容量的单位，一个位元体是由八个位元所组成。但记忆体内每个用以储存资料的单元则称为记忆胞(Memory Cell)。记忆胞在记忆体内，是以阵列的方式排列，每一个行(Column)与列(Row)的组合代表一个特定的记忆胞位址(位址即为地址，以下均称为位址)。其中，列于同行或是同列的数个记忆胞是使用共用的导线加以串接。
随机存取记忆体名称中的“随机”，所指地是这类记忆体允许由任意一个记忆位址来读取资料；而 “存取”则表示这类记忆体具备可被读写的能力，在随机存取记忆体中的资料除可被读取之外，亦可以随时更改其内容，此点是与只读记忆体最大的差别之处。记忆体乃由许多记忆胞所组合而成，要如何指定要求其中某个记忆胞的资料呢？现有技术中是采用行列定址(Row-Column Addressing)的方式处理，将记忆体位址拆成两个部分，也就是列位址(Row Address)与行位址(Column Address)。先后对这两个位址进行解码的动作，在两次的解码动作之后才能确认记忆体位址并且进行后续动作。
请参阅图1所示的2KB(2的12次方)的记忆体的结构图，来加以说明。首先，传送列位址信号(118)，这时同时传入列主动信号(115)开启列位址解码闩锁(列解码器驱动信号)启动6×64列解码器(106)将列位址解码并传入记忆体，在此说明例中是锁定27列。接着，解码完毕后则驱动行主动信号(112)开启行位址解码闩锁(行解码器驱动信号)，驱动行6×64解码器(103)以便将行位址解码后传入记忆体锁定特定位址，在此例中是锁定35行。在锁定行与列的位址之后，即可找出位于27×35位址的记忆胞(109)，之后便可再利用读写信号或输出/输入资料信号对这个位址进行所需的动作。
其中，列解码动作(Row Address Strobe，RAS)，属于第一阶段的位址解码动作，而行解码动作(Column Address Strobe，CAS)，则包含了第二阶段的位址解码及记忆体的存取动作。于列解码动作时，又可分为解码与锁定两个动作，此时需要利用到位址闩锁装置(Address Latch)及位址驱动器(Address Driver)来完成，闩锁装置是藉由触发的时序或复原的控制信号，保持现有状态的电路。其功能是在下一个时序还没来以前，即使输入有所变化，也仍然保持原来的输出。因此在列解码动作完成时，锁定列位址的功能，等待行解码动作的完成。
接下来，请参阅图2所示的现有技术的刷新记忆体电容装置的电路方块图，在现有技术中，记忆体电容进行刷新动作时，刷新控制器(204)会输出一个刷新控制信号，触发刷新计数器(202)输出一个刷新位址信号至位址驱动器(206)，之后再由位址驱动器(206)输出位址驱动信号至列位址预解码器(210)，此列位址预解码器(210)则输出一个预解码列位址至预解码列位址再驱动器(214)进行再驱动，最后将此再驱动后的预解码列位址输入核心装置(212)进行记忆体电容刷新动作。另外，当记忆体欲做读写动作时，则是由位址暂存器(位址暂存器即为地址缓存器，以下均称为位址暂存器)(208)提供一个位址信号至位址驱动器(206)后，再通过列位址预解码器(210)、预解码列位址再驱动器(214)及核心装置(212)，完成记忆体读写动作。
在上述现有技术中，进行记忆体电容刷新动作与进行读写动作相同，都必须得经过位址驱动器。现有习知位址驱动器是甚为耗电的元件，若欲节省待机时间的电力消耗，可考虑从此处着手加以改善。
由此可见，上述现有刷新记忆体电容的方法及装置在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决刷新记忆体电容的方法及装置存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法及刷新记忆体电容的方法及装置又没有适切的方法及结构能够解决上述问题，此显然是相关业者急欲解决的问题。
有鉴于上述现有的刷新记忆体电容的方法及装置存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的独立式刷新记忆体电容的方法及装置，能够改进一般现有的刷新记忆体电容的方法及装置，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
【发明内容】
本发明的目的在于，克服现有的刷新记忆体电容的方法及装置存在的缺陷，而提供一种新的独立式刷新记忆体电容的方法及装置，所要解决的技术问题是使其提供一种无须通过位址驱动器，即可刷新记忆体电容的方法及装置，以减少待机时间中电力的消耗，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种独立式刷新记忆体电容的方法，适用于至少包括一刷新控制器耦接至一预解码列位址计数器的输入端，并且该预解码列位址计数器的输出端耦接至一预解码列位址再驱动器的输入端的系统中，该独立式刷新记忆体电容的方法包括以下步骤：该刷新控制器提供一刷新控制信号；该预解码列位址计数器依据该刷新控制信号进行计数，且依据计数结果，输出相应的一预解码列位址；将该预解码列位址，直接输入该预解码列位址再驱动器得到一列位址；以及依据该预解码列位址，刷新记忆体电容。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的独立式刷新记忆体电容的方法，其中更包括以下步骤：根据一控制信号而决定解码一位址计数资料及一位址信号两者之一；以及将该位址计数资料及该位址信号两者之一输入至该预解码列位址再驱动器中。
本发明目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种独立式刷新记忆体电容的装置，其包括：一刷新控制器，提供一刷新控制信号；一预解码列位址计数器，包含复数条预解码列位址线，该预解码列位址计数器的输入端耦接至该刷新控制器，接收该刷新控制信号，进行计数，并根据计数结果利用该些预解码列位址线输出相应的一预解码列位址；一预解码列位址再驱动器，该列预解码器的多条输入端耦接至该预解码列位址计数器的该些预解码列位址线，将该预解码列位址进行再驱动，输出一预解码列位址；以及一核心装置，耦接至该预解码列位址再驱动器的输出端，依据该列位址，刷新记忆体电容。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的独立式刷新记忆体电容的装置，其中所述的预解码列位址计数器的输入端的接线个数为N时，则输出端的该些预解码列位址线个数为2的N次。
前述的独立式刷新记忆体电容的装置，其中所述的预解码列位址再驱动器更包括：一选择元件，将该选择元件输入端的信号进行选择，并输出一位址信号；以及一多工元件，该多工元件耦接至该选择元件，依据一控制信号，将该位址信号及该位址计数资料两者之一输出为该预解码列位址。
前述的独立式刷新记忆体电容的装置，其中所述的选择元件是为反及闸(反及闸即为与非门，以下均称为反及闸)。
前述的独立式刷新记忆体电容的装置，其中所述的多工元件是为两个传输闸。
前述的独立式刷新记忆体电容的装置，其中所述的预解码列位址再驱动器更包括：一第一缓冲元件，该第一缓冲元件耦接至该多任务元的输出端及该选择元件的输入端，用以接收并稳定该运算结果，并调整该位址信号的传输速度；以及一第二缓冲元件，耦接至该选择元件的输出端，用以接收并稳定该位址信号及该位址计数资料两者之一，并调整该位址信号及该位址计数资料两者之一的传输速度。
前述的独立式刷新记忆体电容的装置，其中所述的第一及第二缓冲元件是为反闸(反闸即为非门，以下均称为反闸)。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，为了达到前述发明目的，本发明的主要技术内容如下：
本发明提出一种独立式刷新记忆体电容的方法，此方法首先从刷新控制器取得一个刷新控制信号输入至预解码列位址计数器中。接着，预解码列位址计数器会依据此刷新控制信号进行计数，得到一个计数结果，并根据此计数结果，输出与其相应的预解码列位址，接着，再将所获得的预解码列位址直接输入预解码列位址解码再驱动器驱动之后，直接输入核心装置，进行刷新记忆体电容的动作。
本发明提出一种独立式刷新记忆体电容的装置，此装置包括一个刷新控制器、一个预解码列位址计数器、一个预解码列位址再驱动器、一个核心装置。首先刷新控制器会提供一个刷新控制信号，输入至预解码列位址计数器中。此预解码列位址计数器的输入端电性连接至此刷新控制器，其输出端为多条预解码列位址线，这些预解码列位址线电性连接至预解码列位址再驱动器。接着，此预解码列位址计数器会依据刷新控制信号进行计数，得到一个计数结果，并根据此计数结果，获得一与其相应的预解码列位址，直接输入至预解码列位址再驱动器中。预解码列位址再驱动器则于接收到此预解码列位址后进行再驱动的动作，并将此再驱动后的预解码列位址输出至与预解码列位址再驱动器有电性连接关系的核心装置中，进行刷新记忆体电容的动作。
将本发明与现有技术比较可知，在本发明中，在预解码列位址计数器进行计数之后，即可得到一组预解码列位址，并不需通过位址驱动器及列位址解码器，因此当电子设备处于待机状态时，刷新记忆体电容所需消耗的电力可大幅减少。
经上述可知， 本发明是关于一种独立式刷新记忆体电容的方法及装置，首先刷新控制器(Refresh Controller)取得一个刷新控制信号。接着，将此刷新控制信号输入一个预解码列位址计数器(Pre-decoder RowAddress Counter)中进行计数后，输出计数所得的预解码列位址。接下来，将所获得的预解码列位址，直接输入至列解码列位址再驱动器(Pre-decoder Row Address Re-driver)进行再驱动，最后根据此再驱动后的预解码列位址进行记忆体电容的刷新动作。
借由上述技术方案，本发明独立式刷新记忆体电容的方法及装置至少具有下列优点：
本发明提供一种无须通过位址驱动器，即可刷新记忆体电容的方法及装置，减少了待机时间中电力的消耗，由于动态随机存取记忆体具备有制造价格较为便宜，芯片本身所占用的空间较少，因此每单位面积可以设计较大容量等优点。
综上所述，本发明特殊结构的独立式刷新记忆体电容的方法及装置，其具有上述诸多的优点及实用价值，并在同类方法中未见有类似的设计公开发表或使用而确属创新，其不论在方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的独立式刷新记忆体电容的方法及装置具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明如后。
本发明的具体方法及其结构由以下实施例及其附图详细给出。
【附图说明】
图1是2KB(2的12次方)的记忆体的结构图。
图2是现有技术的刷新记忆体电容装置的电路方块图。
图3是动态随机存取记忆体的充电周期示意图。
图4是本发明一较佳实施例的刷新记忆体电容方法的流程图。
图5是本发明一较佳实施例的刷新记忆体电容装置的电路方块图。
图6是本发明一较佳实施例的预解码列位址再驱动器获得预解码列位址的电路方块示意图。
图7是本发明一较佳实施例的预解码列位址再驱动器获得预解码列位址的逻辑装置图。
103：6×64行解码器 106：6×64列解码器
109：在27×35位址上的记忆胞 112：行主动信号
115：列主动信号 118：列位址信号
202：刷新计数器 204：刷新控制器
206：位址驱动器 208：位址暂存器
210：列位址预解码器 212：核心装置
214：预解码列位址再驱动器 S403-S412；各个实施步骤流程
504：刷新控制器 508：预解码列位址计数器
512：预解码列位址再驱动器 516：核心装置
520～534：预解码列位址线 603：选择元件
606：第一缓冲元件 609：多工元件
612：第二缓冲元件 615：位址计数资料
618：控制信号 621：位址信号
703：反及闸 706：第一反闸
709：第一传输闸 712：第二传输闸
715：第二反闸 718：第三反闸
721：反及闸的输入端 724：反及闸的输入端
727：第一控制信号 730：位址计数资料
733：第二控制信号 736：预解码列位址
740：第一传输闸的第一接端 742：第一传输闸的第二接端
744：第二传输闸的第一接端 746：第二传输闸的第二接端
302，304：306，308：记忆体充电时，电压对时间的关系曲线
310，312，314，316：记忆体电力自然流失时，电压对时间的关系曲线
【具体实施方式】
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的独立式刷新记忆体电容的方法及装置其具体实施方式、方法、步骤、结构、特征及其功效，详细说明如后。
目前在个人计算机中，系统主记忆体大多是以动态随机存取记忆体的型态存在。虽然因为需花费时间于重复充电的动作上，而造成动态随机存取记忆体在速度上较静态随机存取记忆体(Static Random Access Memory，SRAM)为慢，但是，由于动态随机存取记忆体具备有制造价格较为便宜，晶片本身所占用的空间较少，因此每单位面积可以设计较大容量等优点，所以容量需求量较大的系统主记忆体通常都会选用动态随机存取记忆体。
动态随机存取记忆体中的资料，是藉由不断的充电来将资料保存下来，为了避免动态随机存取记忆体中的资料流失，换句话说，也就是避免记忆体电容所储存的电力流失，所以无论是不是正在使用记忆体的内容，在每隔一段时间后都必须将资料读出，并且再重新写入记忆胞中。这种周期性重新充电的动作，可称之为刷新操作(Refresh Operation)。在每一次刷新操作中，系统必须将记忆体中每个单位的资料读出，并且再将相同的内容写入，如此一来才能赶上电力流失的速度，记忆体中的资料才不至于因此消失。基本上在每秒中，这样的动作都要重复数百次之多。请参阅图3所示，其所绘示为动态随机存取记忆体的充电周期示意图。其中302、304、306以及308，表示记忆体充电时，电压对时间的关系曲线；310、312、314以及316，表示为记忆体电力自然流失时，电压对时间的关系曲线。
接下来请参阅图4所示，其绘示依照本发明一较佳实施例的刷新记忆体电容方法的流程图。在此较佳实施例中，首先是从刷新控制器取得一个刷新控制信号(如步骤S403)，将此刷新控制信号输入至与此刷新控制器相连接的预解码列位址计数器中。接着，预解码列位址计数器依据此刷新控制信号进行计数，并根据计数结果而输出相应的预解码列位址 (如步骤S406)。接下来，此预解码列位址被直接输入至预解码列位址再驱动器中，而得到一个再驱动后的预解码列位址(如步骤S409)，此预解码列位址即为将要进行刷新动作的位址。最后再依据此预解码列位址来进行记忆体电容刷新(如步骤S412)。
接下来请参阅图5所示，其绘示依照本发明一较佳实施例的刷新记忆体电容装置的电路方块图。此装置包括，一个刷新控制器(504)、一个预解码列位址计数器(508)、一个预解码列位址再驱动器(512)与一个核心装置(516)。刷新控制器(504)的输出端连接至预解码列位址计数器(508)，预解码列位址计数器(508)则以多条预解码列位址线连接至预解码列位址再驱动器(512)，预解码列位址再驱动器(512)则是将其输出端连接至核心装置(516)。首先，刷新控制器(504)提供一个刷新控制信号输出至预解码列位址计数器(508)。在本发明的一个实施例中，此刷新控制信号可以是以一或多位元，如(A0、A1、A2)所表示的位址信号，藉以标示记忆体中要进行刷新操作的一个特定部分。接着，预解码列位址计数器(508)的输入端接收此刷新控制信号后，依据此刷新控制信号进行计数，得到一计数结果，并依据此计数结果输出其相应合的预解码列位址。预解码列位址计数器(508)会将此多位预解码列位址逐次输出至预解码列位址再驱动器(512)中。必须注意的是，在本实施例中虽以三位的控制信号为例，但于实际应用上并不需以此为限。
再接下来，预解码列位址再驱动器(512)会将预解码列位址进行再驱动，并将再驱动后的预解码列位址直接输入至核心装置(516)中进行刷新动作，记忆体电容刷新的动作即可完成。
在本发明的另一个较佳实施例中，刷新控制器(504)可以是每隔一段时间就发出一个单纯的控制信号，例如一个脉冲波信号，而预解码列位址计数器(508)则是以计数接收到控制信号的次数来切换输出至预解码列位址再驱动器(512)的预解码列位址线，在此，切换输出的预解码列位址线可以是一或多位。举例而言，当刷新控制器(504)第一次发出刷新控制信号时，预解码列位址计数器(508)即将预解码列位址线(520)致能，而将其它预解码列位址线(522～536)除能；而当第二次发出刷新控制信号时，预解码列位址计数器(508)即将预解码列位址线(522)致能，并将其余预解码列位址线(520，524～536)除能，如此一来，将可省去原需在预解码列位址计数器(508)中安置的解码器，并进一步节省刷新操作时所需消耗的电力。
接下来，请参阅图6所示，其绘示依照本发明一较佳实施例的预解码列位址再驱动器获得列位址的电路方块示意图，此电路装置是为了选择位址信号(621)与位址计数资料(615)中何者可以输出预解码列位址所设计。此装置所依据的方法为，根据一个控制信号(618)来决定位址计数资料(615)或者是位址信号(621)其中之一经解码输出为预解码列位址。在本发明的一个较佳实施例中，此装置至少需包括一个选择元件(603)，用来处理位址驱动器所传输的多个信号并输出一位址信号(621)，以及与此选择元件(603)连接的多工元件(609)。此多工元件(609)负责接收由选择元件(603)所输出的位址信号(621)，以及由预解码列位址计数器所输出的位址计数资料(615)。此多工元件(609)会根据一个控制信号(618)来选择传输位址信号(621)或者是位址计数资料(615)其中之一输出为预解码列位址。在本发明的另一个较佳实施例中，可于选择元件(603)与多工元件(609)之间，以及多工元件(609)与核心装置之间加上第一与第二缓冲元件(606，612)，用来稳定选择元件(603)及多工元件(609)输出的信号，以及调整此输出信号的传输速度。
接下来请合并参阅图6及图7所示，本发明一较佳实施例的刷新记忆体电容装置的逻辑装置图。在此较佳实施例中，选择元件(603)是用单个反及闸(703)来实现，第一与第二缓冲元件(606，612)则是分别使用单个及双个反闸(706；715，718)来实现，多工元件(609)则是由两个传输闸(709，712)来实现。接下来将对此逻辑装置加以详细说明。反及闸(703)负责将位于输入端的两个位址信号(721，724)经与非运算后，输出一个位址信号(621)。在此实施例中输入端虽然只有两个位址信号，但实际上并不需受限于此。接着，将此位址信号(621)传输至反闸(706)以调整此位址信号(621)的传输速度，并可增加此位址信号(621)的稳定度。接着由反闸(706)将位址信号(621)传送至第一传输闸(709)的输入端。
在此对这两个传输闸(709，712)的细节加以说明，第一与第二传输闸(709，712)各别具有四个接端，输入端、输出端、第一接端(740，744)及第二接端(742，746)，其中，第一传输闸(709)与第二传输闸(712)的输出端电性连接，可将各自的输出信号汇合为一。第一传输闸(709)的输入端与第一反闸(706)连接以接收位址信号(621)输入，第一接端(740)则是接收第二控制信号(733)输入，第二接端(742)与第二传输闸(712)的第一接端(744)连接且接收第一控制信号(727)输入。第二传输闸(712)的输入端接收位址资料信号(730)输入，第一接端(744)接收第一控制信号(727)输入，第二接端(746)接收第二控制信号(733)输入。第一传输闸(709)被导通后，位址信号(621)得以输出其预解码列位址(736)，第二传输闸(712)被导通后，则是位址计数资料(730)得以输出其预解码列位址(736)。
其中，在此较佳实施例中，第一与第二传输闸(709，712)各别拥有的第一与第二接端(740，742；744，746)的型态可各自使用P型式及N型式的材料来实现，但不须以此为限。可以用高电位的第一控制信号(727)及低电位的第二控制信号(733)来导通第一传输闸(709)，以低电位的第一控制信号(727)及高电位的第二控制信号(733)来导通第二传输闸(712)，但在实际应用可也无须以此为限。且在此实施例中虽然是以两个传输闸(709，712)来做为多工元件(609)的逻辑装置，但在实际应用上也无需以此为限。例如，可以使用简单的开关装置来让位址信号或者是位址计数资料(730)两者之一得以被输出。
第二反闸(715)端输入端连接至第一传输闸(709)及第二传输闸(712)汇合为一的输出端，可输出位址信号(621)或位址计数资料(730)两者之一为预解码列位址(736)。此第二反闸(715)加上与其连接的第三反闸(718)，这两个反闸(715，718)的合成，可被视为图6中的第二缓冲元件(612)。用来将第一与第二传输闸所传输的信号加以稳定，且调整其传输的速度，并且其输出端即为预解码列位址再驱动器(512)的输出端。
另外，在上述实施例中所提到的预解码列位址计数器(508)可视为本发明的特色之一，为达到于列解码动作时略过闩锁装置及位址驱动器，此预解码列位址计数器(508)当控制信号为N位时，则输出2的N次方种计数结果。预解码列位址再驱动器(512)的输入端则是N条连接线电性连接至预解码列位址计数器(508)的输出端，最后，与预解码列位址再驱动器(512)的输出端电性连接的核心装置(516)，依照预解码列位址进行记忆体电容刷新。因为此种型态的预解码列位址计数器(508)的输出端可直接连接至预解码列位址再驱动器(512)，并迅速获得解码运算结果，与现有技术不同。且由于略过位址闩锁装置以及位址驱动器，因而达到省电的目的。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。