非易失性半导体存储装置.pdf

本发明提供一种非易失性半导体存储装置，具备：第一存储器单元(MC0)，其包括第一单元晶体管(TC0)和第一变阻元件(RR0)；第二存储器单元(MC1)，其包括第二单元晶体管(TC1)和第二变阻元件(RR1)；第一字线(WL0)，其与第一单元晶体管(TC0)连接；第二字线(WL1)，其与第二单元晶体管(TC1)连接；第一数据线(SL)，其对第一单元晶体管(TC0)和第二变阻元件(RR1)进行连接；和第二数据线(BL)，其对第一变阻元件(RR0)和第二单元晶体管(TC1)进行连接。

1.  一种非易失性半导体存储装置，其特征在于，
作为多个存储器单元而至少具有：
第一存储器单元，其包括第一单元晶体管、一端与所述第一单元晶体管的漏极端连接的第一变阻元件；和
第二存储器单元，其包括第二单元晶体管、一端与所述第二单元晶体管的漏极端连接的第二变阻元件，
作为与所述多个存储器单元分别对应设置的多个字线而具有：
第一字线，其与所述第一单元晶体管的栅极端连接；和
第二字线，其与所述第二单元晶体管的栅极端连接，
所述非易失性半导体存储装置还具备：
第一数据线，其对所述第一单元晶体管的源极端和所述第二变阻元件的另一端进行连接；和
第二数据线，其对所述第一变阻元件的另一端和所述第二单元晶体管的源极端进行连接。

2.  一种非易失性半导体存储装置，其特征在于，具备：
多个存储器单元，被配置为矩阵状，分别包括单元晶体管和与所述单元晶体管的漏极端连接的变阻元件；
多个字线，与所述多个存储器单元的各行分别对应设置，被共同地连接至该对应的存储器单元所包含的单元晶体管的栅极端；
多个第一数据线，与所述多个存储器单元的各列或各行分别对应设置，被共同地连接至该对应的存储器单元所包含的变阻元件；
多个第二数据线，与所述多个存储器单元的各列或各行分别对应设置，被共同地连接至该对应的存储器单元所包含的单元晶体管的源极端；
第一存储器单元阵列区域，其包括所述多个字线之中的至少一根字线；和
第二存储器单元阵列区域，其包括与所述第一存储器单元阵列区域所包括的字线不同的至少一根字线，
所述第一存储器单元阵列区域中的所述多个第一数据线和所述第二 存储器单元阵列区域中的所述多个第二数据线分别被连接，
所述第一存储器单元阵列区域中的所述多个第二数据线和所述第二存储器单元阵列区域中的所述多个第一数据线分别被连接。

3.  根据权利要求2所述的非易失性半导体存储装置，其特征在于，
所述第一以及第二存储器单元阵列区域被相邻配置，
在所述第一存储器单元阵列区域与所述第二存储器单元阵列区域之间设置有交叉区域，在该交叉区域中，所述第一存储器单元阵列区域中的所述多个第一数据线和所述第二存储器单元阵列区域中的所述多个第二数据线分别被连接，并且所述第一存储器单元阵列区域中的所述多个第二数据线和所述第二存储器单元阵列区域中的所述多个第一数据线分别被连接。

4.  根据权利要求3所述的非易失性半导体存储装置，其特征在于，
所述非易失性半导体存储装置具备：
多个所述第一存储器单元阵列区域；
多个所述第二存储器单元阵列区域，被配置为与所述多个第一存储器单元阵列区域分别相邻；和
多个所述交叉区域，分别被配置在所述多个第一存储器单元阵列区域与所述多个第二存储器单元阵列区域之间。

5.  一种非易失性半导体存储装置，其特征在于，具备：
多个存储器单元，被配置为矩阵状，分别包括单元晶体管和与所述单元晶体管的漏极端连接的变阻元件；
多个字线，与所述多个存储器单元的各行分别对应设置，被共同地连接至该对应的存储器单元所包含的单元晶体管的栅极端；
多个第一数据线，与所述多个存储器单元的各列或各行分别对应设置，被共同地连接至该对应的存储器单元所包含的变阻元件；
多个第二数据线，与所述多个存储器单元的各列或各行分别对应设置，被共同地连接至该对应的存储器单元所包含的单元晶体管的源极端；
第一存储器单元阵列区域，其包括所述多个字线之中的至少一根字线；和
第二存储器单元阵列区域，其包括与所述第一存储器单元阵列区域所 包括的字线不同的至少一根字线，
所述第一存储器单元阵列区域中的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线，与所述第二存储器单元阵列区域中的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线连接，所述第一存储器单元阵列区域中的其余的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线，与所述第二存储器单元阵列区域中的其余的所述多个第一以及第二数据线之中的至少1对第二以及第一数据线连接。

6.  根据权利要求5所述的非易失性半导体存储装置，其特征在于，
所述第一以及第二存储器单元阵列区域被相邻配置，
在所述第一存储器单元阵列区域与所述第二存储器单元阵列区域之间设置有交叉区域，在该交叉区域中，所述第一存储器单元阵列区域中的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线，和所述第二存储器单元阵列区域中的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线被连接，并且，所述第一存储器单元阵列区域中的其余的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线，和所述第二存储器单元阵列区域中的其余的所述多个第一以及第二数据线之中的至少1对第二以及第一数据线被连接。

7.  根据权利要求6所述的非易失性半导体存储装置，其特征在于，
所述非易失性半导体存储装置具备：
多个所述第一存储器单元阵列区域；
多个所述第二存储器单元阵列区域，被配置为与所述多个第一存储器单元阵列区域分别相邻；和
多个所述交叉区域，分别被配置在所述多个第一存储器单元阵列区域与所述多个第二存储器单元阵列区域之间。

8.  根据权利要求7所述的非易失性半导体存储装置，其特征在于，
在所述多个交叉区域中，所述第一存储器单元阵列区域中的所述至少1对第一以及第二数据线和所述第二存储器单元阵列区域中的所述至少1对第二以及第一数据线被交叉连接，
在所述多个交叉区域之中的第一以及第二交叉区域中，被交叉连接的 第一以及第二数据线的对与第二以及第一数据线的对不同。

9.  根据权利要求1、2、5中任一项所述的非易失性半导体存储装置，其特征在于，
所述非易失性半导体存储装置还具有：
读出放大器，其对所述多个存储器单元的任一个中保存的数据进行判定；
第一开关晶体管，其对所述第一数据线和接地电压的连接以及切断进行切换；
第二开关晶体管，其对所述第一数据线和所述读出放大器的连接以及切断进行切换；
第三开关晶体管，其对所述第二数据线和所述接地电压的连接以及切断进行切换；和
第四开关晶体管，其对所述第二数据线和所述读出放大器的连接以及切断进行切换。

10.  根据权利要求9所述的非易失性半导体存储装置，其特征在于，
在对所述多个存储器单元之中被选择出的存储器单元所保存的数据进行读出的模式下，向与所述被选择出的存储器单元对应的所述字线施加电压，
在所述第一数据线连接有所述被选择出的存储器单元的所述变阻元件、且所述第二数据线连接有所述被选择出的存储器单元的所述单元晶体管的源极端的情况下，
使所述第二开关晶体管和所述第三开关晶体管激活，
将所述第一数据线连接至所述读出放大器，
将所述第二数据线连接至接地电压，
在所述第二数据线连接有所述被选择出的存储器单元的所述变阻元件、且所述第一数据线连接有所述被选择出的存储器单元的所述单元晶体管的源极端的情况下，
使所述第一开关晶体管和所述第四开关晶体管激活，
将所述第二数据线连接至所述读出放大器，
将所述第一数据线连接至所述接地电压。

11.  根据权利要求9所述的非易失性半导体存储装置，其特征在于，
在对所述多个存储器单元之中被选择出的存储器单元所保存的数据进行读出的模式下，向与所述被选择出的存储器单元对应的所述字线施加电压，
在所述第一数据线连接有所述被选择出的存储器单元的所述变阻元件、且所述第二数据线连接有所述被选择出的存储器单元的所述单元晶体管的源极端的情况下，
使所述第一开关晶体管和所述第四开关晶体管激活，
将所述第二数据线连接至所述读出放大器，
将所述第一数据线连接至所述接地电压，
在所述第二数据线连接有所述被选择出的存储器单元的所述变阻元件、且所述第一数据线连接有所述被选择出的存储器单元的所述单元晶体管的源极端的情况下，
使所述第二开关晶体管和所述第三开关晶体管激活，
将所述第一数据线连接至所述读出放大器，
将所述第二数据线连接至所述接地电压。

12.  根据权利要求1、2、5中任一项所述的非易失性半导体存储装置，其特征在于，
所述非易失性半导体存储装置具备向所述多个存储器单元的任一个施加写入电压的驱动器，
所述非易失性半导体存储装置还具有：
第一开关晶体管，其对所述第一数据线和接地电压的连接以及切断进行切换；
第二开关晶体管，其对所述第一数据线和所述驱动器的连接以及切断进行切换；
第三开关晶体管，其对所述第二数据线和所述接地电压的接以及切断进行切换；和
第四开关晶体管，其对所述第二数据线和所述驱动器的连接以及切断进行切换。

13.  根据权利要求12所述的非易失性半导体存储装置，其特征在于，
在向所述多个存储器单元之中被选择出的存储器单元保存数据的模式下，向与所述被选择出的存储器单元对应的所述字线施加电压，
在所述第一数据线连接有所述被选择出的存储器单元的所述变阻元件、且所述第二数据线连接有所述被选择出的存储器单元的所述单元晶体管的源极端的情况下，
使所述第二开关晶体管和所述第三开关晶体管激活，
将所述第一数据线连接至所述驱动器，
将所述第二数据线连接至所述接地电压，
在所述第二数据线连接有所述被选择出的存储器单元的所述变阻元件、且所述第一数据线连接有所述被选择出的存储器单元的所述单元晶体管的源极端的情况下，
使所述第一开关晶体管和所述第四开关晶体管激活，
将所述第二数据线连接至所述驱动器，
将所述第一数据线连接至所述接地电压。

14.  根据权利要求12所述的非易失性半导体存储装置，其特征在于，
在向所述多个存储器单元之中被选择出的存储器单元保存数据的模式下，向与所述被选择出的存储器单元对应的所述字线施加电压，
在所述第一数据线连接有所述被选择出的存储器单元的所述变阻元件、且所述第二数据线连接有所述被选择出的存储器单元的所述单元晶体管的源极端的情况下，
使所述第一开关晶体管和所述第四开关晶体管激活，
将所述第二数据线连接至驱动器，
将所述第一数据线连接至接地电压，
在所述第二数据线连接有所述被选择出的存储器单元的所述变阻元件、且所述第一数据线连接有所述被选择出的存储器单元的所述单元晶体管的源极端的情况下，
使所述第二开关晶体管和所述第三开关晶体管激活，
将所述第一数据线连接至所述驱动器，
将所述第二数据线连接至所述接地电压。

非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置，尤其涉及改善存储器的基本特性以及使数据的读出以及写入快速化的技术。
背景技术
近年来，伴随着电子设备、尤其是移动电话(包括智能手机)、便携式音乐播放器、数码相机、平板终端等的需求增加，非易失性半导体存储装置的需求不断提高，实现大容量化、小型化、快速改写、快速读出、低耗电下的动作的技术开发正在积极开展。
目前主打的非易失性存储器为闪存，但闪存的改写时间为微秒或毫秒级，因此成为阻碍搭载有闪存的成套设备的性能提升的要因。
近年来，与闪存相比可实现快速且低耗电的改写的新的非易失性存储器的开发正在积极开展。例如有将变阻型元件用于存储元件的变阻型存储器(ReRAM：Resistive Random Access Memory)等。在变阻型存储器中可以实现改写时间为纳秒级这样的快速改写。进而，改写时所需的电压在闪存中需要10V以上，但在变阻型存储器中为1.8V左右，因此可以实现非易失性存储器的低耗电化。
在专利文献1中公开了变阻型存储器的读出电路的构成。变阻型存储器的存储器单元通过变阻元件和单元晶体管的串联连接来构成。变阻元件根据保存数据(“0”数据、“1”数据)而在例如1KΩ～1MΩ的电阻值的范围内被设定为低电阻值或高电阻值，由此来存储数据。利用在变阻元件的电阻值较低的情况下存储器单元电流变多、在变阻元件的电阻值较高的情况下存储器单元电流变少的特性，由读出放大器电路在读出动作时探测该存储器单元电流的差异，从而读出被保存在存储器单元中的数据。
在前述的存储器单元呈矩阵状配置的存储器单元阵列中，具备：多个位线，被共同地连接至与各列分别对应设置的多个存储器单元所包含的变 阻元件；和多个源极线，被共同地连接至与各行分别对应设置的多个存储器单元所包含的单元晶体管的源极端。并且，在数据读出时，将位线或源极线当中的一方输入至读出放大器电路，将另一方接地，向位线、源极线充电电荷。由此，能够由读出放大器电路来探测存储器单元电流的差异，可以实现被保存在存储器单元中的数据的读出。
在专利文献2中公开了变阻型存储器的写入电路的构成。变阻型存储器的存储器单元通过变阻元件和单元晶体管的串联连接来构成。变阻元件可以根据写入电压的朝向来进行高电阻化或低电阻化。例如，对存储器单元的变阻元件侧施加写入电压，将单元晶体管侧接地，从而能够使存储器单元高电阻化，将存储器单元的变阻元件侧接地，对单元晶体管侧施加写入电压，从而可以进行低电阻化。
在先技术文献
专利文献
专利文献1：日本特开2008-065953号公报
专利文献1：日本特开2008-052781号公报
发明内容
发明要解决的课题
然而，在前述的现有的变阻型非易失性存储器中存在以下所示的课题。即，由于位线被共同地连接至存储器单元的变阻元件，因此需要在变阻元件的上层进行布线，一般而言布线电阻会变小，但寄生电容负载会变大。但是，由于源极线被共同地连接至存储器单元的单元晶体管，因此需要在比位线更靠下层的位置进行布线，一般而言布线电阻会变大，寄生电容负载会变小。因此，在数据写入时，使变阻元件高电阻化时对位线施加写入电压(Vreset)，使变阻元件低电阻化时对源极线施加写入电压(Vset)，但即便施加这些规定的写入电压，位线、源极线的电阻负载也不同，因此在存储器单元的两端被施加的电压不同。其结果，改写次数特性、改写后的数据保持特性等的非易失性存储器的基本特性有可能劣化。此外，在数据读出时、数据写入时，需要对位线充电电荷，但由于位线的电容负载较大，因此无法快速地充电。
鉴于上述相应点，本发明的目的在于，在非易失性半导体存储装置中改善存储器的基本特性，并且使数据的读出以及写入快速化。
用于解决课题的手段
为了解决上述课题，根据本发明而采用了如下的解决手段。非易失性半导体存储装置作为多个存储器单元而至少具有：第一存储器单元，其包括第一单元晶体管、一端与所述第一单元晶体管的漏极端连接的第一变阻元件；和第二存储器单元，其包括第二单元晶体管、一端与所述第二单元晶体管的漏极端连接的第二变阻元件，作为与所述多个存储器单元分别对应设置的多个字线而具有：第一字线，其与所述第一单元晶体管的栅极端连接；和第二字线，其与所述第二单元晶体管的栅极端连接，所述非易失性半导体存储装置还具备：第一数据线，其对所述第一单元晶体管的源极端和所述第二变阻元件的另一端进行连接；和第二数据线，其对所述第一变阻元件的另一端和所述第二单元晶体管的源极端进行连接。
或者，非易失性半导体存储装置具备：多个存储器单元，被配置为矩阵状，分别包括单元晶体管和与所述单元晶体管的漏极端连接的变阻元件；多个字线，与所述多个存储器单元的各行分别对应设置，被共同地连接至该对应的存储器单元所包含的单元晶体管的栅极端；多个第一数据线，与所述多个存储器单元的各列或各行分别对应设置，被共同地连接至该对应的存储器单元所包含的变阻元件；多个第二数据线，与所述多个存储器单元的各列或各行分别对应设置，被共同地连接至该对应的存储器单元所包含的单元晶体管的源极端；第一存储器单元阵列区域，其包括所述多个字线之中的至少一根字线；和第二存储器单元阵列区域，其包括与所述第一存储器单元阵列区域所包括的字线不同的至少一根字线，所述第一存储器单元阵列区域中的所述多个第一数据线和所述第二存储器单元阵列区域中的所述多个第二数据线分别被连接，所述第一存储器单元阵列区域中的所述多个第二数据线和所述第二存储器单元阵列区域中的所述多个第一数据线分别被连接。
或者，非易失性半导体存储装置具备：多个存储器单元，被配置为矩阵状，分别包括单元晶体管和与所述单元晶体管的漏极端连接的变阻元件；多个字线，与所述多个存储器单元的各行分别对应设置，被共同地连 接至该对应的存储器单元所包含的单元晶体管的栅极端；多个第一数据线，与所述多个存储器单元的各列或各行分别对应设置，被共同地连接至该对应的存储器单元所包含的变阻元件；多个第二数据线，与所述多个存储器单元的各列或各行分别对应设置，被共同地连接至该对应的存储器单元所包含的单元晶体管的源极端；第一存储器单元阵列区域，其包括所述多个字线之中的至少一根字线；和第二存储器单元阵列区域，其包括与所述第一存储器单元阵列区域所包括的字线不同的至少一根字线，所述第一存储器单元阵列区域中的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线，与所述第二存储器单元阵列区域中的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线连接，所述第一存储器单元阵列区域中的其余的所述多个第一以及第二数据线之中的至少1对第一以及第二数据线，与所述第二存储器单元阵列区域中的其余的所述多个第一以及第二数据线之中的至少1对第二以及第一数据线连接。
在非易失性半导体存储装置中，在向存储器单元写入数据时使变阻元件高电阻化的情况下，向第一数据线施加写入电压，第二数据线被接地。另一方面，在使变阻元件低电阻化的情况下，第一数据线被接地，向第二数据线施加写入电压。
在此，在现有技术中，与第一数据线相比而第二数据线的布线电阻负载大，这些数据线的电压降量分别不同，因此即便向第一以及第二数据线分别施加相同的写入电压，在存储器单元的两端也不会被施加相同的写入电压。例如，使变阻元件低电阻化的情况下的漏极电压Vset(例如2.4V)在存储器阵列的端部处的电压降为300mV，相对于此，使变阻元件高电阻化的情况下的漏极电压Vreset(例如2.4V)在存储器阵列的端部处的电压降为60mV。因而，在使变阻元件高电阻化的情况和低电阻化的情况下，电压的平衡会打破。其结果，伴随着改写次数的增加，改写后的数据保持特性劣化。
相对于此，在本发明所涉及的非易失性半导体存储装置中，能够使第一以及第二数据线的负载变得均等。由此，在向第一数据线和第二数据线施加了相同的写入电压的情况下，被施加于存储器单元的两端的电压也变得相同。例如，使变阻元件低电阻化的情况下的漏极电压Vset(例如2.4V) 在存储器阵列的端部处的电压降为180mV，相对于此，使变阻元件高电阻化的情况下的漏极电压Vreset(例如2.4V)在存储器阵列的端部处的电压降为180mV。因此，进行高电阻化的情况和进行低电阻化的情况下，电压平衡良好，改写次数特性、改写后的数据保持特性等非易失性存储器的基本特性良好。
此外，在数据的读出时，从与存储器单元所包含的变阻元件连接的第一数据线进行充电，将与单元晶体管的源极端连接的第二数据线与接地电压连接来流动电流，由读出放大器来判定保存在存储器单元中的数据。
在现有技术中，由于第一数据线、过孔的电容负载较大，因此无法快速地充电第一数据线。
相对于此，在本发明所涉及的非易失性半导体存储装置中，由于能够使第一数据线和第二数据线的电容负载变得均等，因此实质上能够将第一数据线、过孔的电容负载减半。由此，可以快速地充电第一数据线。
在数据的写入时进行复位(编程)的情况下，也可期待与数据的读出时同样的效果。
第一数据线和第二数据线的电容负载的差异伴随着存储器容量的增加而变得明显，因此本发明在存储器的容量易于增加的非易失性半导体存储装置中更为有效。
发明效果
根据本发明，在非易失性半导体存储装置中，能够使第一以及第二数据线的电容负载变得均等，因此能够改善存储器的基本特性，并且使数据的读出以及写入快速化。
附图说明
图1是本发明的一实施方式所涉及的非易失性半导体存储装置的主要部分即存储器阵列的构成图。
图2是表示图1的存储器阵列的最小单位的构成的图。
图3是表示一实施方式所涉及的非易失性半导体存储装置的整体构成的图。
图4是表示图1的存储器阵列所包含的存储器单元的构成例的图。
图5是图4所示的存储器单元的剖视图。
图6是表示一实施方式所涉及的非易失性半导体存储装置的各动作模式和被施加于存储器单元的电压之间的关系的图。
图7是表示一实施方式所涉及的非易失性半导体存储装置的读出动作时的选择存储器单元的一例的图。
图8是第一实施方式所涉及的非易失性半导体存储装置的读出动作时的动作波形图。
图9是表示一实施方式所涉及的非易失性半导体存储装置的写入动作时的选择存储器单元的一例的图。
图10是一实施方式所涉及的非易失性半导体存储装置的写入动作时的动作波形图。
图11是表示图1的存储器阵列的另一构成例的图。
图12是表示图1的存储器阵列的又一构成例的图。
具体实施方式
以下，参照附图来说明本发明的一实施方式。由于各附图中的同一符号表示同一构成要素，因此有时将省略对该符号的重复性说明。
图1是表示本发明的一实施方式所涉及的非易失性半导体存储装置的主要部分即存储器阵列的详细构成的图，是表示了作为本发明特征的数据线的连接方法的图。
图2是表示图1的存储器阵列的最小单位的构成的图。另外，关于图1以及图2，在说明本实施方式所涉及的非易失性半导体存储装置的整体构成之后详细叙述。
图3是表示本实施方式所涉及的非易失性半导体存储装置的整体构成的图。非易失性半导体存储装置具备：存储器阵列10、字线驱动器20、列选通器21、位开关22、读出放大器23、写驱动器24和控制电路25。
在存储器阵列10的内部配置有保存数据的多个存储器单元。存储器阵列10连接有对应于多个存储器单元的每一个而设置的、字线WL0_0～WL0_n、WL1_0～WL1_n(适当略记为WL)、位线BL0～BLm(适当略记为BL)、源极线SL0～SLm(适当略记为SL)。关于存储器阵列10的 详细情形将在后面描述。其中，m、n为0以上的整数。
字线驱动器20为接受输入地址(在图3中未图示)并选择与存储器阵列10连接的字线WL当中的任一根来驱动的电路。
列选通器21为接受输入地址(在图3中未图示)并选择与存储器阵列10连接的位线BL当中的任一根以及源极线SL当中的任一根来与位开关22连接的电路。
位开关22为接受输入地址(在图3中未图示)并将列选通器21选择出的位线BL以及源极线SL的任一方连接至后述的读出放大器23、写驱动器24而将另一方连接至接地电压VSS的电路。
读出放大器23为在读出动作时对保存在存储器阵列10的存储器单元中的数据进行判定的电路。经由列选通器21和位开关22选择存储器单元所连接的位线BL0～BLn来与读出放大器23连接，由此来进行读出动作。在本实施方式中，读出放大器23中流动的参考电流虽然作为任意的值来进行说明，但该参考电流在使用存储器单元来产生的情况、使用固定电阻元件来产生的情况下，本发明也可以适用。
写驱动器24为在数据的改写动作时向存储器阵列10施加改写电压的电路。具体而言，是在对存储器单元进行数据的改写动作的情况下选择位线BL或源极线SL的任意一者来施加正电压、在不进行改写动作的情况下施加接地电压VSS的电路。从写驱动器24供给的电压被施加至经由列选通器21和位开关22而选择的位线BL或源极线SL。
控制电路25为对非易失性半导体存储装置的读出、改写等各种动作模式进行控制的电路，对前述的字线驱动器20、列选通器21、位开关22、读出放大器23和写驱动器24进行控制。
图4是本实施方式所涉及的存储器阵列所包含的存储器单元的电路图。在本实施方式中，将非易失性半导体存储装置作为例如使用变阻型存储器(ReRAM)构成的情形来进行说明。存储器单元MC通过变阻元件RR和单元晶体管TC的串联连接来构成。字线WL被连接至单元晶体管TC的栅极端子，位线BL被连接至变阻元件RR的一端，源极线SL被连接至单元晶体管的源极端。在本实施方式中，以位线BL连接着变阻元件RR、源极线SL连接着单元晶体管TC的构成为例来进行说明，但即便是 位线BL连接着单元晶体管TC、源极线SL连接着变阻元件RR的存储器单元，本发明也可以适用。本实施方式所涉及的非易失性半导体存储装置的存储器单元为由一个单元晶体管TC和一个变阻元件RR构成的“1T1R”型的变阻型存储器单元。
图5是图4所示的存储器单元的剖视图。在半导体基板30上形成有扩散区域31a、31b，扩散区域31a作为单元晶体管TC的源极端子起作用，扩散区域31b作为单元晶体管的漏极端子起作用。扩散区域31a、31b间作为单元晶体管TC的沟道区域起作用，在该沟道区域上形成有氧化膜32、和由多晶硅形成的栅极电极33(字线WL)，从而作为单元晶体管TC起作用。
单元晶体管TC的源极端子31a经由过孔34a而与第一布线层35a即源极线SL连接。单元晶体管TC的漏极端子31b经由过孔34b而与第一布线层35b连接。第一布线层35b经由过孔36而与第二布线层37连接，进而第二布线层37经由过孔38而与变阻元件RR连接。变阻元件RR由下部电极39、变阻层40和上部电极41构成。变阻元件RR经由过孔42而与第三布线层43即位线BL连接。
图6是表示本实施方式所涉及的非易失性半导体存储装置的各动作模式和被施加于存储器单元的电压之间的关系的图。
在图6中，在数据的读出动作时，向字线WL施加栅极电压Vg_read(例如1.8V)，从而使单元晶体管TC变为选择状态，向位线BL施加漏极电压Vread(例如0.4V)，向源极线SL施加接地电压VSS(0V)。由此，在变阻元件RR为高电阻状态(复位或编程状态)的情况下，存储器单元电流变少，相反地，在变阻元件RR为低电阻状态(置位或擦除状态)的情况下，存储器单元电流变多。因此，由读出放大器23来判定该电流值的差异，由此来获知被保存在存储器单元MC中的数据。
在复位动作(编程动作)时，向字线WL施加栅极电压Vg_read(例如2.4V)，从而使单元晶体管TC变为选择状态，向位线BL施加漏极电压Vreset(例如2.4V)，向源极线SL施加接地电压VSS(0V)。由此，变阻元件RR的上部电极41被施加正电压，变阻为高电阻状态(“0”数据)。
在置位动作(擦除动作)时，向字线WL施加栅极电压Vg_set(例 如2.4V)，从而使单元晶体管TC变为选择状态，向位线BL施加接地电压VSS(0V)，向源极线SL施加源极电压Vset(例如2.4V)。由此，变阻元件RR的下部电极39被施加正电压，变阻为低电阻状态(“1”数据)。
返回到图1，存储器阵列10具有：图4所示的存储器单元MC在行方向和列方向上被配置为矩阵状的存储器单元阵列11和存储器单元阵列12、以及后述的交叉区域50。
作为第一存储器单元阵列区域的存储器单元阵列11具备：字线WL0_0～WL0_n、作为第一数据线的位线BL0_0～BL0_m、和作为第二数据线的源极线SL0_0～SL0_m，如前所述，字线WL被连接至单元晶体管的栅极端，位线BL被连接至变阻元件的一端，源极线SL被连接至单元晶体管的源极端。即，存储器单元阵列11由(n+1)×(m+1)个存储器单元构成。
作为第二存储器单元阵列区域的存储器单元阵列12具备：字线WL1_0～WL1_n、作为第一数据线的位线BL1_0～BL1_m、和作为第二数据线的源极线SL1_0～SL1_m，如前所述，字线WL被连接至单元晶体管的栅极端，位线BL被连接至变阻元件的一端，源极线SL被连接至单元晶体管的源极端。即，存储器单元阵列12由(n+1)×(m+1)个存储器单元构成。
另外，可以将源极线SL0_～SL_m以及源极线SL1_0～SL1_m设为第一数据线，可以将位线BL0_～BL_m以及位线BL1_0～BL1_m设为第二数据线。
交叉区域50是存储器单元阵列11的位线BL0_0～BL0_m和存储器单元阵列12的源极线SL1_0～SL1_m分别被连接、且存储器单元阵列11的源极线SL0_0～SL0_m和存储器单元阵列12的位线BL1_0～BL1_m分别被连接的区域。即，在交叉区域50中，存储器单元阵列11的位线BL和存储器单元阵列12的源极线SL、以及存储器单元阵列11的源极线SL和存储器单元阵列12的位线BL被连接为交叉。以下，将这种连接状态适当标记为交叉连接。
下面说明图2。如图2所示，第一存储器单元MC0通过第一变阻元件RR0的一端和第一单元晶体管TC0的漏极端的串联连接来构成，第一 字线WL0被连接至单元晶体管TC0的栅极端子。第二存储器单元MC1通过第二变阻元件RR1的一端和第二单元晶体管TC1的漏极端的串联连接来构成，第二字线WL1被连接至单元晶体管TC1的栅极端子。位线BL被连接至变阻元件RR0的另一端和单元晶体管TC1的源极端，源极线SL被连接至单元晶体管TC0的源极端和变阻元件RR1的另一端。
以下，说明从被选择的存储器单元之中读出数据的模式。
图7是表示本实施方式所涉及的非易失性半导体存储装置的读出动作时的选择存储器单元的一例的图。在此，位开关22具有第一～第四开关晶体管22a～22d。第一开关晶体管22a在栅极端连接着位开关线BS1，对位线BL0和接地电压VSS的连接以及切断进行切换。第二开关晶体管22b在栅极端连接着位开关线BS0，对位线BL0和读出放大器23的连接以及切断进行切换。第三开关晶体管22c在栅极端连接着位开关线BS0，对源极线SL0和接地电压VSS的连接以及切断进行切换。第四开关晶体管22d在栅极端连接着位开关线BS1，对源极线SL0和读出放大器23的连接以及切断进行切换。
在图7中，说明选择与存储器阵列10的字线WL0、位线BL0、源极线SL0连接的存储器单元MC0的情况。在该情况下，通过选择位开关线BS0，从而使开关晶体管22b、22c激活，位线BL0被连接至读出放大器23，源极线SL0被连接至接地电压VSS。
此外，在图7中，说明选择与存储器阵列10的字线WL1、位线BL0、源极线SL0连接的存储器单元MC1的情况。在该情况下，通过选择位开关线BS1，从而开关晶体管22a、22d激活，源极线SL0被连接至读出放大器23，位线BL0被连接至接地电压VSS。
在读出动作时，位开关线和字线WL被选择，向与读出放大器23连接的位线BL或源极线SL施加漏极电压(例如0.4V)，从而在存储器单元中流动与各个变阻元件的电阻值相应的存储器单元电流。在存储器单元电流比参考电流IREF少的情况、即变阻元件的电阻值为高电阻值的情况下，读出放大器23输出“0”数据。另一方面，在存储器单元电流比参考电流多的情况、即变阻元件的电阻值为低电阻值的情况下，读出放大器23输出“1”数据。由此来进行读出动作。
图8是本实施方式所涉及的非易失性半导体存储装置的读出动作时的动作波形图。在图8中，纵轴表征电压，横轴表征时刻。图8是在图7的存储器单元MC0中保存有“1”数据、在存储器单元MC1中保存有“0”数据的情况下的动作波形图。在图7中，在选择存储器单元MC0的情况下，通过选择位开关线BS0和字线WL0，向位线BL0施加漏极电压，从而流动与变阻元件RR0的电阻状态相应的存储器单元电流。由于变阻元件RR0为低电阻状态，因此读出放大器23将被读出的数据判定为“1”数据，并向输出端子OUT输出“1”数据。
此外，在选择存储器单元MC1的情况下，通过选择位开关线BS1和字线WL1，向源极线SL0施加漏极电压，从而流动与变阻元件RR1的电阻状态相应的存储器单元电流。由于变阻元件RR1为高电阻状态，因此读出放大器23将被读出的数据判定为“0”数据，并向输出端子OUT输出“0”数据。
另外，图8中的位线BL0、源极线SL0以及输出端子OUT所涉及的虚线为现有技术的动作波形。现有技术的位线BL0的上升时刻为t2，输出端子OUT的上升时刻为t4，相对于此，在本实施方式中，位线BL0的上升时刻成为t1，输出端子OUT的上升时刻成为t3，由此可知实现了读出动作的快速化。
下面，说明向被选择的存储器单元中保存数据的模式。
图9是表示本实施方式所涉及的非易失性半导体存储装置的写入动作时的选择存储器单元的一例的图。
在图9所示的位开关22中，第一开关晶体管22a在栅极端连接着位开关线BS1，对位线BL0和接地电压VSS的连接以及切断进行切换。第二开关晶体管22b在栅极端连接着位开关线BS0，对位线BL0和写驱动器24的连接以及切断进行切换。第三开关晶体管22c在栅极端连接着位开关线BS0，对源极线SL0和接地电压VSS的连接以及切断进行切换。第四开关晶体管22d在栅极端连接着位开关线BS1，对源极线SL0和写驱动器24的连接以及切断进行切换。
在图9中，说明选择与存储器阵列10的字线WL0、位线BL0、源极线SL0连接的存储器单元MC0的情况。在图9中，在进行复位(编程) 的情况下，通过选择位开关线BS0，从而开关晶体管22b、22c激活，位线BL0被连接至写驱动器24，源极线SL0被连接至接地电压VSS。在进行置位(擦除)的情况下，通过选择位开关线BS1，从而开关晶体管22a、22d激活，源极线SL0被连接至写驱动器24，位线BL0被连接至接地电压VSS。
此外，在图9中，说明选择与存储器阵列10的字线WL1、位线BL0、源极线SL0连接的存储器单元MC1的情况。在进行复位(编程)的情况下，通过选择位开关线BS1，从而开关晶体管22a、22d激活，源极线SL0被连接至写驱动器24，位线BL0被连接至接地电压VSS。在进行置位(擦除)的情况下，通过选择位开关线BS0，从而开关晶体管22b、22c激活，位线BL0被连接至写驱动器24，源极线SL0被连接至接地电压VSS。
在写入动作时，选择位开关线和字线WL，向与写驱动器24连接的位线BL或源极线SL施加漏极电压(例如2.4V)，从而变阻元件变阻为高电阻状态(“0”数据)或低电阻状态(“1”数据)。在变阻元件的上部电极被施加了正电压的情况下，变阻为高电阻状态(“0”数据)，在变阻元件的下部电极被施加了正电压的情况下，变阻为低电阻状态(“1”数据)。
图10是本实施方式所涉及的非易失性半导体存储装置的写入动作时的动作波形图。在图10中，纵轴表征电压，横轴表征时刻。在对图9的存储器单元MC0进行复位(编程)的情况下，通过选择位开关线BS0和字线WL0，向位线BL0施加漏极电压Vreset，从而变阻元件RR0的上部电极被施加正电压，变阻元件RR0变阻为高电阻状态(“0”数据)。
此外，在对存储器单元MC1进行复位(编程)的情况下，通过选择位开关线BS1和字线WL1，向位线BL0施加漏极电压Vreset，从而变阻元件RR1的上部电极被施加正电压，变阻元件RR1变阻为高电阻状态(“0”数据)。
另外，图10中的位线BL0以及源极线SL0所涉及的虚线为现有技术的动作波形。现有技术的位线BL0的上升时刻为t2，源极线SL0的上升时刻为t6，相对于此，在本实施方式中，位线BL0的上升时刻成为t1，源极线SL0的上升时刻成为t5，由此可知实现了写入动作的快速化。图9以及图10所示的PLSEN是表示向位线BL或源极线SL施加电压的定时 的时钟信号。
以上，根据本实施方式，在非易失性半导体存储装置中能够谋求数据的读出以及写入的快速化。
另外，在本实施方式中，作为第一以及第二存储器单元阵列区域和交叉区域分别为一个的情况来进行了说明，但是它们也可以分别配置有多个。以下说明该情况。
图11是表示图1的存储器阵列的另一构成例的图。如图11所示，存储器阵列10也可以包括多个存储器单元阵列11～1k(ARRAY1～ARRAYk)和多个交叉区域50～5k-2。在此，k为2以上的整数。例如，在设为k＝4的情况下，在图11中，ARRAY1、ARRAY3相当于第一存储器单元阵列区域，ARRAY2、ARRAY4相当于第二存储器单元阵列区域。并且，在ARRAY1、2之间、ARRAY2、3之间以及ARRAY3、4之间设有交叉区域50、51、52。
另外，与各存储器单元阵列11～1k连接的字线WL0_0～WL0_n、WL1_0～WL1_o、WLk-1_0～WLk-1_p、WLk_0～WLk_q的根数(n、o、p、q的值)也可以分别不同。在此，n、o、p、q为0以上的整数。通过将这些字线WL按照更少的根数来构成存储器单元阵列11～1k，配置交叉区域50～5k-2，从而位线BL0～BLm和源极线SL0～SLm的负载变得更均等，因此能够使上述的效果进一步提升。
另外，在交叉区域50～5k-2中，无需位线BL和源极线SL分别被交叉连接，至少1对位线BL和源极线SL被交叉连接即可。此外，被交叉连接的位线BL和源极线SL的对也可以按各交叉区域50～5k-2而不同。以下说明该情况。
图12是表示图1的存储器阵列的又一构成例的图。如图12所示，在存储器阵列10的多个交叉区域50～5k-2中，也可以对位线BL0～BLm和源极线SL0～SLm的对之中的一部分进行交叉连接，并且交叉连接的位线BL和源极线SL的对按照各交叉区域50～5k-2而不同。关于未被交叉连接的其余的位线BL和其余的源极线SL的对，在各交叉区域50～5k-2中也可以使位线BL彼此、源极线SL彼此进行连接。
由此，关于交叉连接的位线BL以及源极线SL可以实现有效率的布 局，可以削减交叉连接所需的布局面积。
以上，虽然说明了本发明的实施方式，但本发明的非易失性半导体存储装置并不仅限定于上述的例示，对于在不脱离本发明主旨的范围内施加各种变更等的形态也是有效的。例如，上述实施方式的非易失性半导体存储装置虽为变阻型非易失性存储器(ReRAM)的示例，但本发明在磁阻型非易失性存储器(MRAM：Magnetoresistive Random Access Memory)、相变型非易失性存储器(PRAM：Phase Change Random Access Memory)、强电介质型非易失性存储器(FeRAM：Ferroelectric Random Access Memory)等非易失性半导体存储装置中也可以适用。
另外，在上述的存储器阵列10中，作为位线BL以及源极线SL沿着列方向延伸的情形来进行了说明，但也可以沿着行方向延伸。
产业上的可利用性
本发明所涉及的非易失性半导体存储装置能够使位线和源极线的布线、过孔所引起的负载变得均等。因此，进行高电阻化的情况和进行低电阻化的情况下的电压平衡良好，改写次数特性、改写后的数据保持特性等非易失性存储器的基本特性良好。进而，实质上能够将数据读出时、数据写入时的寄生电容负载减半，能够实现数据读出时间、数据写入时间的快速化。即，能够实现对应于改写保证次数增加、数据保持年数的增加、数据存取时间的快速化的非易失性存储器，例如对于变阻型非易失性半导体存储装置等是有用的。
符号说明
11       存储器单元阵列(第一存储器单元阵列区域)
12       存储器单元阵列(第二存储器单元阵列区域)
22a      第一开关晶体管
22b      第二开关晶体管
22c      第三开关晶体管
22d      第四开关晶体管
23       读出放大器
24       写驱动器
50～5k-2 交叉区域
MC0          第一存储器单元
MC1          第二存储器单元
RR0          第一变阻元件
RR1          第二变阻元件
TC0          第一单元晶体管
TC1          第二单元晶体管
WL0_0～WL0_n 第一字线
WL1_0～WL1_n 第二字线
BL0～BLm     第一数据线
SL0～SLm     第二数据线