静电放电保护装置.pdf

本发明公开了一种静电放电保护装置，包括PNP晶体管、保护电路与调整电路。PNP晶体管的射极电性连接至焊垫，且PNP晶体管的集极电性连接至接地端。保护电路电性连接在PNP晶体管的基极与接地端之间，并提供一放电路径。当焊垫出现静电讯号时，静电讯号透过放电路径与PNP晶体管导通至接地端。调整电路电性连接在PNP晶体管的射极与基极之间。当电源电压被供应至焊垫时，调整电路依据电源电压提供控制电压至PNP晶体管的基极，以防止PNP晶体管的射极与基极为顺向偏压。

1.  一种静电放电保护装置，包括：
一PNP晶体管，该PNP晶体管的射极电性连接一焊垫，该PNP晶体管的集极电性连接至一接地端；
一保护电路，电性连接在该PNP晶体管的基极与该接地端之间，并提供一放电路径，其中当该焊垫出现一静电讯号时，该静电讯号透过该放电路径与该PNP晶体管导通至该接地端；以及
一调整电路，电性连接在该PNP晶体管的射极与基极之间，其中当一电源电压被供应至该焊垫时，该调整电路依据该电源电压提供一控制电压至该PNP晶体管的基极，以防止该PNP晶体管的射极与基极为顺向偏压。

2.  根据权利要求1所述的静电放电保护装置，其中该调整电路包括一电阻，且该电阻的第一端电性连接该PNP晶体管的射极，该电阻的第二端电性连接该PNP晶体管的基极。

3.  根据权利要求1所述的静电放电保护装置，其中该调整电路包括：
一开关，电性连接在该PNP晶体管的射极与基极之间；以及
一控制单元，依据该电源电压导通该开关，并依据该静电讯号不导通该开关。

4.  根据权利要求3所述的静电放电保护装置，其中该开关包括一第一PMOS晶体管，该第一PMOS晶体管的源极电性连接该PNP晶体管的射极，该第一PMOS晶体管的栅极电性连接该控制单元，该第一PMOS晶体管的漏极电性连接至该PNP晶体管的基极。

5.  根据权利要求4所述的静电放电保护装置，其中该控制单元包括：
一齐纳二极管，其阴极电性连接该第一PMOS晶体管的源极；
一电阻，其第一端电性连接该齐纳二极管的阳极，该电阻的第二端电性连接至该接地端；
一第二PMOS晶体管，其源极电性连接该第一PMOS晶体管的源极，该第二PMOS晶体管的栅极电性连接该电阻的第一端；
一第一NMOS晶体管，其漏极电性连接该第二PMOS晶体管的漏极，该第一NMOS晶体管的栅极电性连接该第二PMOS晶体管的栅极，该第 一NMOS晶体管的源极电性连接至该接地端；
一第三PMOS晶体管，其源极电性连接该第一PMOS晶体管的源极，该第三PMOS晶体管的栅极电性连接该第二PMOS晶体管的漏极，该第三PMOS晶体管的漏极电性连接该第一PMOS晶体管的栅极；
一第二NMOS晶体管，其漏极电性连接该第三PMOS晶体管的漏极，该第二NMOS晶体管的栅极电性连接该第三PMOS晶体管的栅极，该第二NMOS晶体管的源极电性连接该接地端；以及
一第三NMOS晶体管，其漏极电性连接该第二NMOS晶体管的栅极，该第三NMOS晶体管的栅极电性连接该第二NMOS晶体管的漏极，该第三NMOS晶体管的源极电性连接至该接地端。

6.  根据权利要求1所述的静电放电保护装置，其中该保护电路包括：
一第一NMOS晶体管，其中该第一NMOS晶体管的漏极电性连接该PNP晶体管的基极，该第一NMOS晶体管的栅极接收该电源电压；以及
一第二NMOS晶体管，其中该第二NMOS晶体管的漏极电性连接该第一NMOS晶体管的源极，该第二NMOS晶体管的栅极接收一接地电压，该第二NMOS晶体管的源极电性连接至该接地端。

7.  根据权利要求1所述的静电放电保护装置，其中该保护电路包括：
一第一PMOS晶体管，其中该第一PMOS晶体管的源极电性连接该PNP晶体管的基极，该第一PMOS晶体管的栅极接收一隔离电压；以及
一第二PMOS晶体管，其中该第二PMOS晶体管的源极电性连接该第一PMOS晶体管的漏极，该第二PMOS晶体管的栅极接收该电源电压，该第二PMOS晶体管的漏极电性连接至该接地端。

8.  根据权利要求1所述的静电放电保护装置，更包括一二极管，且该二极管的阴极电性连接该焊垫，该二极管的阳极电性连接至该接地端。

9.  根据权利要求1所述的静电放电保护装置，更包括一电阻，且该电阻的第一端电性连接该焊垫，该电阻的第二端电性连接一内部电路。

静电放电保护装置
技术领域
本发明是有关于一种静电放电保护装置，且特别是有关于一种可避免闩锁效应的静电放电保护装置。
背景技术
静电放电(electrostatic discharge，ESD)往往是造成集成电路发生静电过度应力(electrostatic overstress)或是永久性损毁的主要原因，因此集成电路中都会加入静电放电保护装置的设计，以藉此防止静电放电的损害。然而，现有的静电放电保护装置往往会引发闩锁(latch-up)效应，进而导致内部电路受到静电放电保护装置的影响。因此，如何设计出可避免闩锁效应的静电放电保护装置，已是目前各家厂商所面临的一大挑战。
发明内容
本发明提供一种静电放电保护装置，利用调整电路提供控制电压至PNP晶体管的基极，以避免内部电路在正常操作时的闩锁效应。
本发明的静电放电保护装置，包括PNP晶体管、保护电路与调整电路。PNP晶体管的射极电性连接至焊垫，且PNP晶体管的集极电性连接至接地端。保护电路电性连接在PNP晶体管的基极与接地端之间，并提供一放电路径。其中，当焊垫出现静电讯号时，静电讯号透过放电路径与PNP晶体管导通至接地端。调整电路电性连接在PNP晶体管的射极与基极之间。其中，当电源电压被供应至焊垫时，调整电路依据电源电压提供控制电压至PNP晶体管的基极，以防止PNP晶体管的射极与基极是顺向偏压。
基于上述，本发明的静电放电保护装置在PNP晶体管的射极与基极之间设置调整电路，并透过调整电路提供一控制电压至PNP晶体管的基极。藉此，当内部电路在正常操作时，将可防止PNP晶体管的射极与基极的顺向偏压，进而避免闩锁效应的发生。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1为依据本发明一实施例的静电放电保护装置的示意图。
图2为依据本发明一实施例的静电放电保护装置的布局剖面图。
图3为依据本发明另一实施例的静电放电保护装置的示意图。
图4为依据本发明又一实施例的静电放电保护装置的示意图。
【符号说明】
100、300：静电放电保护装置
110：PNP晶体管
120、320：保护电路
130、330：调整电路
121、122、355～357：NMOS晶体管
131、160：电阻
140：NPN晶体管
150：二极管
101：焊垫
102：内部电路
VDD：电源电压
GND：接地电压
201：保护环
202：稳压电容
203：闩锁路径
210：P型基底
221～224：N型阱区
231～238：N+型掺杂区
241～243：P+型掺杂区
251～253：栅极结构
340：开关
350：控制单元
321、322、341、353、354、410：PMOS晶体管
351：齐纳二极管
352：电阻
VIO：隔离电压
具体实施方式
图1为依据本发明一实施例的静电放电保护装置的示意图。参照图1，静电放电保护装置100包括PNP晶体管110、保护电路120与调整电路130。其中，PNP晶体管110的射极电性连接焊垫101，且PNP晶体管110的集极电性连接至接地端。保护电路120电性连接在PNP晶体管110的基极与接地端之间。调整电路130电性连接在PNP晶体管110的射极与基极之间。
更进一步来看，保护电路120包括NMOS晶体管121与NMOS晶体管122。其中，NMOS晶体管121的漏极电性连接PNP晶体管110的基极，且NMOS晶体管121的栅极接收电源电压VDD。此外，NMOS晶体管122的漏极电性连接NMOS晶体管121的源极，NMOS晶体管122的栅极接收一接地电压GND，且NMOS晶体管122的源极电性连接至接地端。就布局结构来说，两串接的NMOS晶体管121与122具有寄生的横向NPN晶体管，因此保护电路120可以提供一放电路径。再者，调整电路130包括电阻131。其中，电阻131的第一端电性连接PNP晶体管110的射极，且电阻131的第二端电性连接PNP晶体管110的基极。
在实际应用上，静电放电保护装置100可在不影响内部电路102正常操作的前提下，避免来自焊垫101的静电讯号对内部电路102造成损害。举例来说，当静电放电事件发生时，来自焊垫101的静电讯号将会促使PNP晶体管110的射极与基极为顺向偏压，亦即PNP晶体管110的射-基极结将偏压在顺向偏压下。藉此，一部份的静电讯号将可透过PNP晶体管110导通至接地端，且另一部份的静电讯号将可透过保护电路120所提供的放电路径导通至接地端。换言之，当焊垫101出现静电讯号时，静电讯号可透过放电路径与PNP晶体管110导通至接地端。
另一方面，当电源电压VDD被供应至焊垫101时，内部电路102将 正常操作。此外，保护电路120中的NMOS晶体管121将接收到电源电压VDD，且NMOS晶体管122将接收到接地电压GND。藉此，将可避免来自焊垫101的讯号透过保护电路120导通至接地端，进而抑制漏电流的产生。再者，调整电路130会依据电源电压VDD提供一控制电压至PNP晶体管110的基极，以防止PNP晶体管130的射极与基极为顺向偏压。如此一来，将可避免由静电放电保护装置100所引发的闩锁效应。换言之，当内部电路102正常操作时，静电放电保护装置100除了可以抑制漏电流的产生，还可避免闩锁效应的发生，进而确保内部电路102不会受到静电放电保护装置100的影响。
举例来说，图2为依据本发明一实施例的静电放电保护装置的布局剖面图。如图2所示，P+型掺杂区241、N型阱区221与P型基底210分别用以形成PNP晶体管110的射极、基极与集极。此外，PNP晶体管110的基极(亦即，N型阱区221)透过N+型掺杂区234电性连接至电阻131。栅极结构252、N+型掺杂区233与N+型掺杂区232分别用以形成NMOS晶体管121的栅极、漏极与源极。此外，栅极结构251、N+型掺杂区232与N+型掺杂区231分别用以形成NMOS晶体管122的栅极、漏极与源极。
就布局结构来看，PNP晶体管110可与内部电路102中具有N型阱区的电子元件形成一寄生的硅控整流器(silicon controlled rectifier，SCR)。举例来说，如图2所示，一般的内部电路102大多设有保护环(guard ring)201与稳压电容202，以防止噪声的干扰并用以稳定电源电压VDD。其中，保护环201是由P+型掺杂区242与243、N+型掺杂区235与236、N型阱区222与223以及P型基底210所构成。稳压电容202是由栅极结构253、N+型掺杂区237与238以及N型阱区224所构成。
值得注意的是，P+型掺杂区241、N型阱区221、P型基底210与N型阱区224可形成一PNPN半导体结构。亦即，稳压电容202中的N型阱区224与PNP晶体管110可形成一寄生硅控整流器。其中，硅控整流器可等效成由PNP晶体管与NPN晶体管组合而成的电路结构。因此，为了说明方便起见，图1更以NP晶体管130与NPN晶体管140来表示所述的寄生硅控整流器的电路结构。
请同时参照图1与图2来看。所述寄生硅控整流器的阳极相当于PNP 晶体管110的射极，且PNP晶体管110的射极(亦即，P+型掺杂区241)是配置在N型阱区221内。此外，所述寄生硅控整流器的阴极是由稳压电容202的N型阱区224所构成，且稳压电容202的N型阱区224是电性连接至接地端。值得注意的是，当所述寄生硅控整流器中的N型阱区221，亦即PNP晶体管110的基极，是处在浮接(floating)的状态时，来自焊垫101的噪声会很容易触发所述寄生硅控整流器，进而导致闩锁路径203的形成并引发闩锁效应。
因此，为了避免上述情况，当内部电路102正常操作时，调整电路130提供一控制电压至PNP晶体管110的基极，以将所述寄生硅控整流器中的N型阱区221偏压在控制电压下。例如，调整电路130可透过电阻131传送电源电压VDD。换言之，调整电路130可提供由电源电压VDD所构成的控制电压至PNP晶体管110的基极，以关闭PNP晶体管110。藉此，将可阻断闩锁路径203的形成，进而避免闩锁效应的产生。换言之，静电放电保护装置100可透过调整电路130来避免内部电路102在正常操作时的闩锁效应。
另一方面，当静电放电事件发生时，静电讯号将会引发NMOS晶体管121的漏极(亦即，N+型掺杂区233)的累增崩溃(avalanche breakdown)，进而导通NMOS晶体管121与122。藉此，静电讯号将可透过电阻131与NMOS晶体管121与122导通至接地端。再者，电阻131会产生介在PNP晶体管110的射极与基极之间的一电压差。当所述电压差足够大时，将导通PNP晶体管110的射-基极结，进而促使PNP晶体管110的导通。藉此，静电讯号更可透过PNP晶体管110导通至接地端。
请继续参照图1。静电放电保护装置100更包括二极管150与电阻160。其中，二极管150的阴极电性连接焊垫101，且二极管150的阳极电性连接至接地端。电阻160的第一端电性连接焊垫101，且电阻160的第二端电性连接至内部电路102。藉此，将可透过二极管150与电阻160来更进一步地提升静电放电保护装置100的防护能力。此外，虽然图1实施例列举了保护电路120与调整电路130的实施型态，但其并非用以限定本发明。
举例来说，保护电路120可由一NMOS晶体管所构成。其中，所述NMOS晶体管的漏极电性连接PNP晶体管110的基极，且所述NMOS晶 体管的栅极与源极电性连接至接地端。
图3为依据本发明另一实施例的静电放电保护装置的示意图。其中，图3所列举的静电放电保护装置300与图1所列举的静电放电保护装置100相似，且图3使用与图1相同的元件符号来表示相同或相似的元件。此外，图3与图1实施例主要不同之处在于，图3中的保护电路320包括两串接的PMOS晶体管321与322，且图3中的调整电路330包括开关340与控制单元350。
就保护电路320而言，PMOS晶体管321的源极电性连接PNP晶体管110的基极，且PMOS晶体管321的栅极接收一隔离电压VIO。PMOS晶体管322的源极电性连接PMOS晶体管321的漏极，PMOS晶体管322的栅极接收电源电压VDD，且PMOS晶体管322的漏极电性连接至接地端。藉此，两串接的PMOS晶体管321与322具有寄生的横向PNP晶体管，进而致使保护电路320可提供用以导引静电讯号的放电路径。此外，当电源电压VDD被供应至焊垫101时，PMOS晶体管321将可接收到隔离电压VIO，且PMOS晶体管322将可接收到电源电压VDD。藉此，将可避免来自焊垫101的讯号透过保护电路320导通至接地端，进而抑制漏电流的产生。
就调整电路330而言，开关340电性连接在PNP晶体管110的射极与基极之间，且开关340受控于控制单元350。举例来说，当电源电压VDD被供应至焊垫101时，控制单元350会依据电源电压VDD来导通开关340，进而致使电源电压VDD透过开关340传送至PNP晶体管110的基极。换言之，当内部电路102正常操作时，调整电路330可提供由电源电压VDD所构成的控制电压至PNP晶体管110的基极。藉此，将可阻断如图2所示的闩锁路径203的形成，进而避免闩锁效应的产生。
另一方面，当静电放电事件发生时，控制单元350会依据来自焊垫101的静电讯号而不导通开关340。藉此，静电讯号将会促使PNP晶体管110的射极与基极偏压在顺向偏压下。如此一来，一部份的静电讯号将可透过PNP晶体管110导通至接地端，且另一部份的静电讯号将可透过保护电路320所提供的放电路径导通至接地端。
更进一步来看，开关340包括PMOS晶体管341，且控制单元350包 括齐纳二极管351、电阻352、PMOS晶体管353与354以及NMOS晶体管355～357。其中，PMOS晶体管341的源极电性连接PNP晶体管310的射极，PMOS晶体管341的栅极电性连接控制单元330，且PMOS晶体管341的漏极电性连接至PNP晶体管310的基极。
齐纳二极管351的阴极电性连接PMOS晶体管341的源极。电阻352的第一端电性连接齐纳二极管351的阳极，且电阻352的第二端电性连接至接地端。PMOS晶体管353的源极电性连接PMOS晶体管341的源极，且PMOS晶体管353的栅极电性连接电阻352的第一端。NMOS晶体管355的漏极电性连接PMOS晶体管353的漏极，NMOS晶体管355的栅极电性连接PMOS晶体管353的栅极，且NMOS晶体管355的源极电性连接至接地端。
PMOS晶体管354的源极电性连接PMOS晶体管341的源极，PMOS晶体管354的栅极电性连接PMOS晶体管353的漏极，且PMOS晶体管354的漏极电性连接PMOS晶体管341的栅极。NMOS晶体管356的漏极电性连接PMOS晶体管354的漏极，NMOS晶体管356的栅极电性连接PMOS晶体管354的栅极，且NMOS晶体管356的源极电性连接至接地端。NMOS晶体管357的漏极电性连接NMOS晶体管356的栅极，NMOS晶体管357的栅极电性连接NMOS晶体管356的漏极，且NMOS晶体管357的源极电性连接至接地端。
在操作上，PMOS晶体管353与NMOS晶体管355用以构成第一反相器，且PMOS晶体管354与NMOS晶体管356用以构成第二反相器。此外，齐纳二极管351的崩溃电压大于电源电压VDD。藉此，当电源电压VDD被供应至焊垫101时，齐纳二极管351将无法导通。此时，电阻352将提供低电平讯号，且所述低电平讯号会透过第一反相器与第二反相器进行两次的反相处理。藉此，PMOS晶体管341将可接收到低电平讯号，进而被切换至导通的状态。
另一方面，当静电放电事件发生时，来自焊垫101的静电讯号将导通齐纳二极管351，进而致使齐纳二极管351提供高电平讯号，且所述高电平讯号会透过第一反相器与第二反相器进行两次的反相处理。藉此，PMOS晶体管341将可接收到高电平讯号，进而被切换至不导通的状态。此外， NMOS晶体管357会依据高电平讯号而导通，进而将PMOS晶体管354闩锁在导通的状态下。藉此，将可确保PMOS晶体管341可以接收到高电平讯号。
值得一提的是，在其它实施例中也可利用晶体管的型态来实现图3的齐纳二极管351的功能。举例来说，图4为依据本发明又一实施例的静电放电保护装置的示意图。如图4所示，具有二极管连接组态的PMOS晶体管410可用以取代图3中的齐纳二极管351。具体而言，PMOS晶体管410的漏极与栅极电性连接至PMOS晶体管341的源极，且PMOS晶体管410的源极电性连接至电阻352的第一端。至于图4实施例的其它元件的连接架构与运作方式已包含在图3实施例中，故在此不予赘述。
综上所述，本发明的静电放电保护装置在PNP晶体管的射极与基极之间设置调整电路，并透过调整电路提供一控制电压至PNP晶体管的基极。藉此，当内部电路在正常操作时，将可防止PNP晶体管的射极与基极的顺向偏压，进而避免闩锁效应的发生。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。