栅控二极管存储器单元及其写入方法 【技术领域】
本发明涉及动态随机存取存储器(″DRAM″)，尤其涉及具有改进充电能力的存储器单元和体系结构。
背景技术
如图1A所示，常规一晶体管一电容器(″1T1C″)DRAM单元通常如附图标记10所示。1T1CDRAM单元10包含与电容器13进行信号传送的晶体管12。存储器单元电压(″V_cell″)与时间的相应曲线图通常如附图标记15所示。在读操作期间，当存储器单元被读取并且连接到位线(″BL″)时，电荷在单元和BL之间共享，或放电到BL，并且随后，与BL电压相同的稳定状态单元电压在形成信号之后等于单元中存储的电压V_cell(C_cell/(C_cell+C_bl))。
电压V_cell(1)被存储在1-数据的单元中，而大约0伏的电压V_cell(0)被存储在0-数据的单元中。这里，假定BL在读操作之前被预充电到0，并且能够类似地考虑其它预充电电压。比值C_cell/(C_cell+C_bl)被称作传送比(″TR″)，并且小于1。这意味着在读操作期间单元中的电压下降。通过在检测时和读操作之前的V_cell(0)和V_cell(1)之间的差的比值测量的单元的增益为C_cell/(C_cell+C_bl)，所以Cell_Gain＜1。另外，在读取之后需要回写操作以将单元电压恢复到读前水平。
于是，对于常规1T1C DRAM单元：
V_cell_initial(0，1)＝V_cell_initial(1)-V_cell_initial(0)
＝VBLH-0
＝VBLH
V_cell_final(0，1)＝V_cell_final(1)-V_cell_final(0)
＝VBLH C_cell/(C_cell+C_bl)-0
＝VBLH C_cell/(C_cell+C_bl)
Cell_Gain＝V_cell_final(0，1)/V_cell_initial(0，1)
＝TR(传送比)
＝C_cell/(C_cell+C_bl)
＜1
参照图1B，常规二晶体管一电容器(″2T1C″)DRAM单元通常如附图标记20所示。2T1C DRAM单元20包含与电容器23传送信号的第一晶体管22和第二晶体管26。V_cell与时间的相应曲线图通常如附图标记25所示。在读操作期间，单元连接到读器件地FET栅极以便在BL上形成源极到漏极电流，从而根据单元电压为0或高来检测0-或1-数据。单元电压在读操作期间保持相同，使得不必在读取之后进行回写。通过在检测时和读操作之前的V_cell(0)和V_cell(1)之间的差的比值测量的增益为1，因为无论数据为0或1单元电压均保持相同，所以Cell_Gain＝1。
于是，对于常规2T1C DRAM单元：
V_cell_initial(0，1)＝V_cell_initial(1)-V_cell_initial(0)
＝VBLH-0
＝VBLH
V_cell_final(0，1)＝V_cell_final(1)-V_cell_final(0)
＝VBLH-0
＝VBLH
Cell_Gain＝V_cell_final(0，1)/V_cell_initial(0，1)
＝1
因此，需要一种优于常规1T1C DRAM的新存储器单元，其能够(1)与常规1T1C的情况相比，在相同单元和位线电容量值的情况下将Cell_Gain提升得更高，或(2)将Cell_Gain提升为大于1，达到常规1T1C DRAM所不能达到的效果。
另外，需要一种优于常规2T1C DRAM的新存储器单元，其能够将Cell_Gain提升为始终大于1，同时得到量级大于常规2T1C情形的信号。
【发明内容】
通过根据本发明实施例的栅控二极管(gated diode)存储器单元和体系结构可消除现有技术的这些和其它缺点和不足。
提供一种栅控二极管存储器单元，包含例如场效应晶体管(″FET″)的一或多个晶体管，和栅控二极管，所述栅控二极管与FET进行信号传送，使得栅控二极管的栅极与第一FET的源极进行信号传送，其中栅控二极管的栅极形成存储单元的一个端子，并且栅控二极管的源极形成存储单元的另一个端子，第一FET的漏极与位线(″BL″)进行信号传送，并且第一FET的栅极与写字线(″WLw″)进行信号传送，而栅控二极管的源极与读字线(″WLr″)进行信号传送。
通过以下结合附图对示例性实施例进行的详细描述可以理解本发明的这些和其它方面、特性和优点。
【附图说明】
本发明根据以下示例性附图提供了一晶体管一二极管(″1T1D″)和二晶体管一二极管(″2T1D″)存储器单元和体系结构，其中：
图1A的对比示意图示出了1T1C DRAM的常规存储器单元和根据本发明实施例的1T1D DRAM的栅控二极管存储器单元；
图1B的对比示意图示出了2T1C DRAM的常规存储器单元和根据本发明实施例的2T1D DRAM的栅控二极管存储器单元；
图2A的示意图示出了根据本发明实施例的栅控二极管信号放大器(加上存储)；
图2B的示意图示出了根据本发明实施例的2T1D栅控二极管信号放大器的一部分；
图2C的示意图示出了根据本发明实施例的2T1D栅控二极管信号放大器；
图3A的示意剖面图示出了使用金属连接器的单/双R/W端口2T1D存储器单元实施例，其中以沟道的形式实现栅控二极管；
图3B的示意剖面图示出了使用替代连接器的单/双R/W端口2T1D存储器单元实施例，其中以沟道的形式实现栅控二极管；
图4的示意剖面图示出了单/双R/W端口2T1D存储器单元实施例，其中使用平面硅绝缘体(silicon on insulator)(″SOI″)技术实现栅控二极管；
图5的示意剖面图示出了单/双R/W端口2T1D存储器单元实施例，其中使用体硅(bulk silicon)技术技术实现栅控二极管，并且用可选的n-隔离带(n-isolation band)隔离p井(p-well)；
图6的示例性布置图示出了用于栅控二极管的平面或沟道实现实施例的2T1D存储器单元；
图7的示例性布置图示出了用于栅控二极管的平面或沟道实现实施例的双R/W端口2T1D存储器单元；
图8的图例示出了平面或沟道2T1D存储器单元实施例的结果模拟波形；
图9的示意图示出了双R/W端口2T1D存储器单元阵列实施例；
图10的示意图示出了具有共享地的双R/W端口2T1D存储器单元阵列实施例；
图11A的示意图示出了具有地或Vbias的2T1D存储器单元实施例；
图11B的示意图示出了根据附图11A、具有共享地或共享Vbias的双R/W端口2T1D存储器单元阵列实施例；
图12的示例性布置图示出了具有平面栅控二极管和共享地的2：1双R/W端口2T1D存储器单元阵列；
图13的图例示出了图10的2T1D双R/W端口阵列实施例的模拟波形；
图14的示意图示出了体硅/SOI中的示例性n型栅控二极管平面结构；
图15的示意图示出了体硅/SOI中的示例性p型栅控二极管平面结构；
图16的示意图示出了采用平面硅绝缘体(SOI)技术、具有单/双R/W端口的另一个示例性2T1D栅控二极管平面存储器单元结构；而
图17的示意图示出了采用平面体硅技术、具有单/双R/W端口的另一个示例性2T1D栅控二极管平面存储器单元结构，其中使用可选n-隔离带来隔离p井。
【具体实施方式】
通常，基于电容器的动态存储器单元在读操作期间表现出电压下降(例如1T1C)，或至多保持相等(例如2T1C)。提供一种新存储器单元，其中能够在读操作期间提高单元电压，从而明显改进安装有本发明单元结构的动态存储器的检测信号，检测信噪比和检测速度。在随后的描述中，术语″存储单元″是指栅控二极管，术语″存储器单元″是指整个1T1D或整个2T1D器件。术语″实现栅控二极管的FET″，″实现FET的栅控二极管″或″栅控二极管FET″可以互换使用。
如图1A所示，一晶体管一二极管(″1T1D″)DRAM单元的栅控二极管存储器增益单元通常如附图标记110所示。1T1D DRAM单元110包含与栅控二极管114进行信号传送的晶体管112。V_cell与时间的相应曲线图通常如附图标记115所示。预先在背景技术部分介绍的单元110和单元10的比较突显出以下差别：
常规1T1C DRAM单元 1T1D的栅控二极管存储器增益单元
Vcell_i(0，1) 0～VBLH 0～VBLH
Vbl_f(0，1) 0～VBLH Ccell/(Ccell+Cbl) ＜VBLH VBLH Ccell/Cbl (can be＞VBLH，super-bccst)
Gain＝Vbl_f(0，1)/ Ccell/(Ccell+Cbl) ＜1 Ccell/Cbl (can be＞1)
Vcell_i(0，1)
1T1D栅控二极管存储器单元的更好的信号和增益，提高＝1+Ccell/Cbl
参照图1B，二晶体管一二极管(″2T1D″)DRAM单元的栅控二极管存储器增益单元通常如附图标记120所示。2T1D DRAM单元120包含与栅控二极管124进行信号传送的第一晶体管122和第二晶体管126。V_cell与时间的相应曲线图通常如附图标记125所示。预先在背景技术部分介绍的单元120和单元20的比较突显出以下差别：
常规2T1C单元 常规3T1C单元 栅控二极管存储器增益单元
电荷传送 0 0 VBLH Ccell
VBccst at ReadGate(0，1) Vread，Vread 0，0 0，VBLH Ccell/Crg
Vcell_i(0，1) 0，VBLH 0，VBLH 0，VBLH
Vcell_f(0，1) Vread b，BELH+b Vread 0，VBLH 0，VBLH(1+Ccell/Crg) (＞VBLH)
b＝Ccell/(Ccell+Crg)
Gain＝Vcell_f(0，1)/ 1 1 1+Ccell/Crg (＞1)
Vcell_i(0-1)
栅控二极管存储器单元的更好的read_gate信号和增益，提高＝1+Ccell/Crg(能够＞＞1)
如图2A所示，栅控二极管信号放大器(加上存储)通常如附图标记200所示，以便图解基本原理。栅控二极管信号放大器200包含栅控二极管224，并且具有以下特性和特征：
栅控二极管高增益信号增强
-非线性电压提升
-电荷传送
令
VL_HIGH为栅控二极管上施加的高信号的量值，
VL_LOW为栅控二极管上施加的低信号的量值，VL_LOW通常大约为0，
当VL为VL_HIGH时，Rc＝Cg_gd(ON)/CL，
当VL为VL_LOW时rc＝Cg_gd(OFF)/CL，
VS为提供给栅控二极管的源极的提升电压的量值，
dVin为(栅控二极管的栅极处)0和1之间的输入信号的差值，
dVout为经过受升压信号VS控制的信号放大、(栅控二极管的栅极处)0和1之间的输出信号的差值。
dVout＝VL_HIGH+VS Rc/(1+Rc)-(VS rc/(1+rc)+VL_LOW)
dVin＝VL_HIGH-VL_LOW
Gain＝dVout/dVin～1+VS/VL_HIGH
通常，
Cg_gd(ON)＞＞CL＞＞Cg_gd(OFF)
Cg_gd(OFF)∶CL∶Cg_gd(ON)＝1∶10∶100
Rc＞＞1＞＞rc
VL_LOW～0
通常，VS＝1.2V，VL_HIGH＝0.4，VL_LOW＝0
Gain＝4使用栅控二极管
Gain＝1使用线性电容器
参照图2B，2T1D栅控二极管存储器单元的示意图和操作原理通常如附图标记210所示。栅控二极管存储器单元210包含栅控二极管224。示出了2T1D栅控二极管存储器单元的一部分以说明读操作期间的电荷传送机制。
参照图2C，2T1D栅控二极管存储器单元的示意图和操作原理通常如附图标记220所示。2T1D栅控二极管存储器单元220包含栅控二极管224，并且表现出以下特征：
令
Vg_i为栅控二极管的栅极处的初始电压，
Vg_f为栅控二极管的栅极处的最终电压，
Vt_gd为栅控二极管的阈值电压(Vt_gd能够为零Vt或低Vt或正常Vt)，
Vs为提供给栅控二极管的源极的提升电压，
Cg_gd为栅控二极管(gd)的栅极-源极电容，
Cg_rg为读器件(rg)的栅极-源极电容。
当读取栅控二极管存储器时存在2个操作模式，即其中传送出栅控二极管中的所有电荷的完全电荷传送，和约束电荷传送。它们中的每个的增益被导出如下。
Rc＝Cg_gd/Cg_rg
Q_stored＝(Vg_i-Vt_gd)Cg_gd
1.完全电荷传送(Vg_f＜＝Vs+Vt_gd)
Q_transfer＝(Vg_f-Vt_rg)Cg_rg＝Q_stored
Vg_f＝Q_stored/Cg_rg+Vt_rg＝(Vg_i-Vt_gd)Cg_gd/Cg_rg+Vt_rg
Vg_f＝Vg_i Rc+Vt_rg-Vt_gd Rc
Gain＝Vg_f/Vg_i～1+Rc(Vt_rg＞Vg_i，Vt_gd和Rc较小)
在最大电荷传送时，Vg_f＝Vs+Vg_gd，
Rc＝(Vs+Vt_gd-Vt_rg)/(Vg_i-Vt_gd)
2.约束电荷传送(Vg_f＞Vs+Vt_gd)
Q_transfer1(多达Vs+Vt_gd)＝(Vs+Vt_gd-Vt_rg)Cg_rg(充电Cg_rg)
Q_transfer2(高于Vs+Vt_gd)＝Q_stored-Q_transfer1(充电Cg_gd+Cg_rg)
del_V1＝Vs+Vt_gd-Vt_rg
del_V2＝Q_transfer2/(Cg_gd+Cg_rg)
Vg_f＝Vt_rg+del_V1+del_V2＝(Vs+Vg_i)Rc/(1+Rc)+Vt_rg/(1+Rc)-Vt_gd
Gain＝Vg_f/Vg_i～(1+Vs/Vg_i)Rc/(1+Rc)(Vt_gd＜Vg_i，Rc＞＞1)
如图3A所示，示例性单/双R/W端口2T1D存储器单元的横截面通常如附图标记300所示。这个示例性2T1D单元300包含栅控二极管324，使用金属连接器并且使用沟道实现。这里，以浅沟道的形式实现栅控二极管324，其中用圆柱多晶硅沟道(poly trench)形成栅极，所述沟道被与下面的硅分离的薄氧化物包围。应当理解，多晶硅沟道可以具有任何剖面形状，不局限于示例性的圆柱实施例。单/双R/W端口2T1D存储器单元300具有以下特性：
NDR 2T1D双增益DRAM单元
о非破坏性读取
о单或双R/W端口
о低位线(BL)电压(0.4V)
о低字线(WL)电压-不需要升压，较小的WL驱动器(1V)
о读器件中的增益(电流)
о单元中的增益：电容器电压0-0.4V到0.05-1.3V，增益＝1.25/0.4＝3.1
о厚氧化物，Rgate和Wgate中的HVt降低泄漏和隧道电流
о在后备期间BL接地，最小BL漏露电流
о对于读取，BL预充电到VBLH(0.4V)
о厚氧化物FET使栅极-隧道泄漏最小
о负字线(WLw)(-0.5V)能够被用来使后备沟道泄漏最小
οCg_cell～10-20×Cgreaddevice
如图3B所示，示例性单/双R/W端口2T1D存储器单元的横截面通常如附图标记350所示。这个示例性2T1D单元350包含栅控二极管374，使用替代连接器并且使用沟道实现。这里，以浅沟道的形式实现栅控二极管374，其中用圆柱多晶硅沟道形成栅极，所述沟道被与下面的硅分离的薄氧化物包围。应当理解，多晶硅沟道可以具有任何剖面形状，不局限于示例性的圆柱实施例。单/双R/W端口2T1D存储器单元350具有以下特性：
2T1D双增益DRAM单元
о非破坏性读取
о单或双R/W端口
о低位线(BL)电压(0.4V)
о低字线(WL)电压-不需要升压，较小的WL驱动器(1V)
о读器件中的增益(电流)
о单元中的增益：电容器电压0-0.4V到0.05-1.3V，增益＝1.25/0.4＝3.1
о厚氧化物，Rgate和Wgate中的HVt降低泄漏和隧道电流
о在后备期间BL接地，最小BL漏露电流
о对于读取，BL预充电到VBLH(0.4V)
о厚氧化物FET使栅极-隧道泄漏最小
о负字线(WLw)(-0.5V)能够被用来使后备沟道泄漏最小
оCg_cell～10-20×Cg_readdevice
参照图4，另一个示例性单/双R/W端口2T1D存储器单元的横截面通常如附图标记400所示。这个示例性2T1D单元400包含栅控二极管424并且使用平面电容器实现。使用平面硅绝缘体(SOI)技术实现栅控二极管424，其中栅极在扩散区之上。示出的第一FET的源极和栅控二极管的栅极之间的连接基于直接金属连接器(MCBAR)，但是能够应用基于最下层金属和接触的公共连接，如图3A所示。单/双R/W端口2T1D存储器单元400具有以下特性：
2T1D双增益DRAM单元
о非破坏性读取
о单或双R/W端口
о低位线(BL)电压(0.4V)
о低字线(WL)电压-不需要升压，较小的WL驱动器(1V)
о读器件中的增益(电流)
о单元中的增益：电容器电压0-0.4V到0.05-1.3V，增益＝1.25/0.4＝3.1
о厚氧化物，Rgate和Wgate中的HVt降低泄漏和隧道电流
о在后备期间BL接地，最小BL漏露电流
о对于读取，BL预充电到VBLH(0.4V)
о厚氧化物FET使栅极-隧道泄漏最小
о负字线(WLw)(-0.5V)能够被用来使后备沟道泄漏最小
оCg_cell～10-20×Cg_readdevice
现在参照图5，单/双R/W端口2T1D存储器单元实施例通常如附图标记450所示，其中使用平面体硅技术实现栅控二极管，并且在三井(triple-well)实现中使用用于p井隔离的可选n-隔离带。栅控二极管存储器单元450具有与前面参照图4的栅控二极管存储器单元400描述的相同的一般性特征，并且省略了重复的描述。栅控二极管存储器单元450包含栅控二极管474。不同于图4的栅控二极管存储器单元400，图5的栅控二极管存储器单元包含配置在p井462和p衬底464之间、用于p井隔离的可选n-隔离带460。
如图6所示，针对栅控二极管的平面或沟道实现的2T1D存储器单元的示例性布局通常如附图标记600所示。2T1D存储器单元布局600包含栅控二极管沟道区640，其小于平面的情形，包含从写器件的源极到存储节点的栅极的直接接触(MCBAR)。2T1D存储器单元布局600还包含到存储单元接触区641的写器件。
参照图7，针对栅控二极管的平面或沟道实现的双R/W端口2T1D存储器单元的示例性布局通常如附图标记610所示。双R/W端口2T1D存储器单元布局610包含栅控二极管沟道区642，其小于平面的情形，包含从写器件的源极到存储节点的栅极的直接接触(MCBAR)。双R/W端口2T1D存储器单元布局610还包含到存储单元接触区643的写器件。
参照图8，例如附图2C中的220的2T1D存储器单元的模拟波形图通常如附图标记800所示。示出了写入1，读取1，写入0，读取0，...的结果模拟波形。2T1D存储器单元表现出以下特性：VBLH＝0.4V，VWLW＝0～1.0V，VWLR＝0～1.0V，Vcell＝0.0～0.4V(存储)，0.05～1.3V(读取)，栅控二极管单元：0.6u×1.5u(沟道)，零Vt，读器件：0.28u×0.12u，Blcap～160fF(256单元位线)，90nm技术，R，WNFET：Vt＝0.6V，厚氧化物，Rc＝Cg_gd/Cg_rg＝27，增益＝1.25/0.4＝3.1。曲线图800包含字线波形880和检测放大输出波形882。
如图9所示，示例性双R/W端口2T1D存储器单元阵列通常如附图标记900所示，其中具有双端口位线910，具体为用于写入的位线915(BLw)，用于读取的位线917(BLr)；字线920，具体为用于写入的字线925(WLw)，用于读取的字线927(WLr)，包含字线驱动器922；栅控二极管924；和初级检测放大器930。
参照图10，另一个示例性双R/W端口2T1D存储器单元阵列通常如附图标记1000所示，其中具有双端口位线1010；字线1020，包含字线驱动器1022；栅控二极管1024；和初级检测放大器1030。这是2T1D存储器单元阵列的一个版本，其中相同读字线上的若干读器件(例如8个)通过共享截止NFET器件(cut-off NFET device)1042共享公共地线1040，该截止NFET器件1042只接通活跃的行。这个阵列的优点是面积较小，因为其需要较少的地线。此外，截止器件允许降低读器件的Vt(使用正常Vt)，而不是需要使用高Vt，因为所有其它行的非活跃读器件被截止NFET关断，从而防止出现位线泄漏的可能性。在这个实现中，阵列中的所有器件能够为正常Vt NFET，其具有低于高Vt NFET的阈值电压。
现在参照图11A，2T1D存储器单元的另一个示例性实施例通常如附图标记1100所示，其中读器件的源极连接到偏置电压(Vbias)。与图1B的2T1D DRAM单元120非常相似，2T1D存储器单元1110包含与栅控二极管1114进行信号传送的第一晶体管1112，和第二晶体管1116，其中第一晶体管1112和第二晶体管1116的漏极连接到公共位线BL。相比而言，与附图2C的2T1D DRAM单元220非常相似，2T1D存储器单元1120包含与栅控二极管1124进行信号传送的第一晶体管1122，和第二晶体管1126，其中第一晶体管1122的漏极连接到写位线BLw，并且第二晶体管1126的漏极连接到读位线BLr。通过正偏置电压(Vbias)，读器件的阈值电压(Vt_rg)能够被降低Vbias的量值。结果，不同于高Vt器件，正常Vt器件能够被用于读器件和写器件。有利的是，相邻器件具有相同的阈值电压，使得它们能够被组合在相同的植入区域，以使布置面积最小。这个″Vbias″实施例的示例性工作电压如下：Vbias＝0.4V，并且具有大约0.2V的阈值电压的正常Vt FET能够被用于读和写器件。
如附图11B所示，附图11A的2T1D存储器单元的阵列结构通常如附图标记1150所示。阵列结构1150使用直接共享地或共享Vbias线模式，并且包含双端口位线1160，包含字线驱动器1172的字线1170，栅控二极管1174和初级检测放大器1180。这是2T1D存储器单元阵列的一个版本，其中相同读字线上的若干读器件(例如8个)共享公共地线1090。应当理解，在字线方向的若干存储器单元中间的共享地线的构思能够被应用于图9所示的2T1D阵列结构，和图11A所示的2T1D存储器单元，其中没有使用截止器件。字线方向的若干存储器单元的源极端子在字线方向上本地连接，并且接着直接(没有截止器件)连接到沿位线方向正交延伸的公共地线或公共偏置电压线(Vbias)。于是，这个直接共享地线模式或直接共享偏置电压线的阵列结构如附图11B所示。
参照图12，具有平面栅控二极管的2个双端口(R/W)2T1D存储器单元的示例性布局通常如附图标记1200所示。这里，在一行2T1D单元中间共享例如图10的GND 1040的读器件GND。
现在参照图13，图10的2T1D双端口R/W阵列1000的模拟波形通常如附图标记1300所示，其中具有单元读波形1310。接连以模式01，11写读来自2个不同WL和2个不同BL的4个2T1D单元。这里，图10的2T1D双R/W端口阵列1000表现出以下特性：VBLH＝0.65V，VWLW＝-0.4～1.2V，VWLR＝0～1.2V，Vcell＝0.0～0.6(存储)，0.05～1.35V(读取)，栅控二极管单元：平面，0.72u×0.35u，零Vt，读器件：0.28u×0.12u，写器件：0.28u×0.16u，120nm技术，R，W NFET：Vt＝0.6V，Rc＝Cg_gd/Cg_rg＝7.5，增益＝1.3/0.6＝2.1。
如图14所示，体硅(bulk silicon)/SOI中的示例性n型栅控二极管平面结构通常如附图标记1400所示。具有在实现FET中的开路漏极(open drain)的栅控二极管如附图标记1414所示，并且包含栅极端子1416和源极端子1418。具有在实现FET中的开路漏极和可选n-隔离带1429的栅控二极管如附图标记1424所示，并且包含栅极端子1426和源极端子1428。具有在实现FET中的开路漏极和绝缘体1437的栅控二极管如附图标记1434所示，并且包含栅极端子1436和源极端子1438。
具有在实现FET中的短接到源极的漏极的栅控二极管如附图标记1464所示，并且包含源极端子1468，栅极端子1466和在实现FET中的短接到源极端子1468的漏极端子1465。具有在实现FET中的短接到源极的漏极和可选n-隔离带1479的栅控二极管如附图标记1474所示，并且包含源极端子1478，栅极端子1476和在实现FET中的短接到源极端子1478的漏极端子1475。具有在实现FET中的短接到源极的漏极和绝缘体1487的栅控二极管如附图标记1484所示，并且包含源极端子1488，栅极端子1486和在实现FET中的短接到源极端子1488的漏极端子1485。
参照图15，体硅/SOI中的示例性p型栅控二极管平面结构通常如附图标记1500所示。具有在实现FET中的开路漏极的栅控二极管如附图标记1514所示，并且包含栅极端子1516和源极端子1518。具有在实现FET中的开路漏极和体(bulk)p衬底1523的栅控二极管如附图标记1524所示，并且包含栅极端子1526和源极端子1528。具有在实现FET中的开路漏极和绝缘体1537的栅控二极管如附图标记1534所示，并且包含栅极端子1536和源极端子1538。
具有在实现FET中的短接到源极的漏极的栅控二极管如附图标记1564所示，并且包含源极端子1568，栅极端子1566和在实现FET中的短接到源极端子1568的漏极端子1565。具有在实现FET中的短接到源极的漏极和体p衬底1573的栅控二极管如附图标记1574所示，并且包含源极端子1578，栅极端子1576和在实现FET中的短接到源极端子1578的漏极端子1575。具有在实现FET中的短接到源极的漏极和绝缘体1587的栅控二极管如附图标记1584所示，并且包含源极端子1588，栅极端子1586和在实现FET中的短接到源极端子1588的漏极端子1585。
如图16所示，另一个具有单/双R/W端口的示例性2T1D栅控二极管平面存储器单元结构通常如附图标记1600所示。2T1D栅控二极管平面存储器单元结构1600包含栅控二极管1624。这里，示例性2T1D栅控二极管平面(或沟道)存储器单元可以具有以下特性。非破坏性读取；单或双R/W端口，或多R/W端口；低位线(BL)电压(大约0.4V)；低字线(WL)电压-不需要电压提升(大约1V)，较小的WL驱动器；读器件中的增益(电流)；单元中的增益：电容器电压大约为0-0.4V到大约0.05-1.3V，增益＝大约1.25/0.4＝大约3.1；厚氧化物，Rgate和Wgate中的HVt降低泄漏和隧道电流；在后备期间，BL接地，最小BL漏露电流；对于读取，BL预充电到VBLH(大约0.4V)；厚氧化物FET使栅极隧道泄漏最小；负字线(WLw)(大约负0.5V)能够被用来使后备沟道泄漏最小；并且Cg_cell大约10-20倍于Cg_rg。
现在参照图17，具有单/双R/W端口和隔离p井的可选n-隔离带的另一个示例性2T1D栅控二极管平面存储器单元结构通常如附图标记1700所示。2T1D栅控二极管平面存储器单元结构1700包含栅控二极管1724。这里，具有可选n-隔离带的示例性2T1D栅控二极管平面(或沟道)存储器单元可以具有与参照图16的示例性2T1D栅控二极管平面存储器单元1600描述的相同的一般特性。
于是，本发明的实施例提供新的栅控二极管存储器单元，其包含″部分″场效应晶体管(″FET″)，其中栅极形成存储单元的一个端子，源极形成存储单元的另一个端子。栅控二极管能够被实现成″部分″常规场效应晶体管，其中FET的漏极保持开路；或其中常规FET的漏极连接到源极，充当2个并联″部分″场效应晶体管，或2个并联栅控二极管。并联栅控二极管被互换使用为栅控二极管。与常规动态存储器单元所做的相比，栅控二极管在存储器读/写操作期间比纯存储电容器做得更多。与常规1T1C存储器单元中的电压下降或常规2T1C情况下的固定单元电压相比，它表现出额外的吸引人的特性，这些特性允许存储器单元电压在读操作期间具有电压增益(即大于1)。其实现方式是当读取单元时向例如位线和检测电路的相应连接的电路传送栅控二极管存储器单元中存储的基本上某些或全部电荷，而不是象在常规存储电容器中那样共享电荷以满足线性电压均衡条件。
由于栅控二极管被从ON存储状态(其中电荷被存储在具有ON栅极电压的FET的反转层(inversion layer)中)改变到OFF空状态(其中FET为OFF，FET沟道中没有存储电荷或具有小于FET沟道中存储的电荷的量级)，在非线性操作中，栅控二极管存储器单元中存储的电荷被传送到所连接的相邻电路(例如1T1D存储器单元中的位线，或2T1D存储器单元中的读器件的栅极)。完全电荷传送实现了读操作期间的单元电压增益。能够针对通常如图1A的附图标记110所示的1T1D DRAM构造栅控二极管存储器单元，或能够针对如附图1B的附图标记120所示的2T1D DRAM构造栅控二极管存储器单元。
图1A和1B的右手侧的子图110和120分别示出了使用1T1D和2T1D结构的栅控二极管的存储器单元结构的电路示意图。栅控二极管的栅极形成存储器单元的存储节点。当1-数据被存储在栅极电容器中时，栅极电压高为V_cell(1)，或通常为VBLH。当存储0-数据时，栅极电压低为V_cell(0)，通常为0，并且低于栅极阈值电压，而栅极电容大约为零，或具有小于1-数据时的栅极电容的量级。栅极上的这种非常小的电容主要源于栅控二极管的栅极和源极之间的覆盖电容和任何周围的寄生电容构成的次要影响。
应当指出，0-数据的较小电容不必严格具有小于1-数据的电容的量级以实现电压增益。它能够具有较小或略小的量级，或甚至与1-数据的量级相当。1-数据的电容与0-数据的电容的比值会影响如前所述的栅控二极管的增益，但不是基本操作和功能。″量级较小″的表述被用于有关栅控二极管设计的典型设计说明。
在写操作或存储周期期间，栅控二极管的源极处于低电压，通常为0，或者接地。对于向栅控二极管的栅极为高(为V_cell(1)或通常为VBLH)的单元写入1-数据的情况，存储的电荷Q_cell(1)将为(V_cell(1)-Vt_cell)C_cell，其中Vt_cell或Vt_gd为栅控二极管的阈值电压，C_cell为ON栅极电容。有利的是，使Vt较小，使得更多的电荷能够被写入到单元中进行存储和检测到更多信号，因此能够使用零Vt器件或低Vt器件。电荷Q_cell(1)对应于1-数据，并且被存储在栅极和沟道之间的反转层中。对于0-数据，存储的电荷Q_cell微小或为0，并且栅极电容大约为零，或具有小于1-数据的栅极电容的量级。存储器单元通过例如字线(″WL″)控制栅极的开关(为读写而导通/断开)连接到图1A的1T1D DRAM 110的情况下的位线(″BL″)，或直接连接到附图1B的2T1D单元120的情况下的读器件的栅极。图1A和1B的左边部分分别示出了将正常电容器用于常规1T1C DRAM(附图标记10)和2T1C DRAM(附图标记20)的情况。
在读操作期间，存储器单元的另一个端子，即栅控二极管的源极被提升一个高于栅控二极管的阈值电压Vt，加上栅控二极管的最终栅极电压的电压：
Vs_gd＞Vg_gd-Vt_gd (1a)
以断开栅控二极管。随后，栅控二极管的栅极和用于保存存储器数据的沟道之间的反转层中存储的电荷被传送到连接电容器，连接电容器连接到(1)图1A的1T1D DRAM 110的情况下的连接BL(假定WL控制栅极已经开路)，或(2)附图1B的2T1D DRAM 120的情况下的读器件的FET栅极，加上栅控二极管的栅极上的任何相关寄生电容(C_stray)。
对于2T1D存储器单元，读器件的栅极电容(Cg_rg)本身取决于栅控二极管中存储的电压。上述组合连接电容在分析时能够被看作为一个电容C_load，并且有时与Cg_rg互换使用。即，C_load＝Cg_rg+C_stray，C_load～Cg_rg。
是这个完全电荷传送允许在读操作期间提升单元电压以实现更大的信号，而不是现有技术中的电荷均衡或共享。1-数据的栅控二极管中存储的电荷为：
Q_stored＝(Vg_gd_initial-Vt_gd)Cg_gd (1b)
作为在等式(1a)的条件下的完全电荷传送，栅控二极管的电荷送出被指定为：
Q_transfer＝Q_stored (1c)
于是，Cg_gd是其栅极电压的函数，栅控二极管存储和传出的电荷独立于最终栅极电压，假定如等式(1a)所述将栅控二极管的源极电压Vs_gd设置得足够高。这被称作完全电荷传送。在等式(1a)设置的完全电荷传送条件不成立的情况下，电荷传送操作会进入约束电荷传递模式，其中由Vs_gd和Vg_gd_initial确定的特定初始电荷量会被从栅控二极管传送到连接节点，例如读器件，位线等等。剩余电荷会在栅控二极管和连接节点之间共享。
现在描述栅控二极管存储器单元的操作原理。回来参照附图2C，栅控二极管存储器单元的示意图用于说明其在2T1D存储器单元阵列中的操作。如附图2C所示，存在2个进入每个存储器单元的字线，一个用于写入(WLw)，一个用于读取(WLr)。也存在2个进入相同单元的位线，一个用于写入(BLw)，一个用于读取(BLr)。对于用于读写的分离位线，它是读/写双端口存储器单元。
如附图1B所示，2个位线能够被合并成单个位线，从而产生单端口存储器单元。双端口存储器单元需要更多的连线面积，但是一个字线中一组存储器单元并且另一个字线中另一组存储器单元能够同时被读写，因此最大存储器读写数据吞吐量加倍，而对于单端口存储器单元，读写操作必须完全分离，从而产生较小的读写数据吞吐量。两种情况下栅控二极管的操作原理没有差别。
前面已经描述了栅控二极管的读/写操作。在这个2T1D存储器单元的情形下，对于写操作，字线WLw从低提升到高(VWLH)，所以位线上的0-数据或1-数据(VBLH)能够通过写器件(其栅极连接到WLw)被写入栅控二极管的栅极。通常，对于它们所属的技术水平，VWLH＝1-1.2V，VBLH＝0.4V，Vt_writedevice＝0.5V。小字线电压足够驱动这种存储器单元，从而与常规DRAM中较大的提升的字线驱动器相比，产生面积利用非常高效的字线驱动器。
如图2A和图2B所示，现在考虑栅控二极管信号放大。对于读操作，连接到字线WLr的栅控二极管的源极从低(GND)提高到高(VWLH)。当0-数据被存储在存储器单元中时，栅控二极管中存储有零或非常少的电荷，并且栅控二极管上的电容非常小。当提升WLr时，因为耦合效应非常小，存储节点(栅控二极管的栅极)上的电压只有非常轻微的提高。0-数据耦合效应来自于栅控二极管电容(几乎为零，或为较小的量级)和连接节点到栅控二极管的栅极的组合负载和寄生电容所形成的分压器，其中组合负载和寄生电容部分较大，例如通常为10比1。0-数据读取的存储节点上的电压提高非常小，为VWLH/10(大约100mV)的量级。当1-数据(VBLH)被存储在存储器单元中时，在栅控二极管中存储有许多电荷(Q_stored)，并且栅控二极管上的电容较大。当WLr被提升时，栅控二极管的源极电压(Vs)也提升，存储节点上的电压(Vg)被提升到
Vg_f＝Vs cc+Vg_i (2a)
cc＝Cg_gd/(Cg_gd+C_load) (2b)
其中cc是栅控二极管栅极-源极电容(Cg_gd)和连接节点到栅控二极管的栅极的组合负载电容(C_load)所形成的分压器的耦合系数，Vg_i是栅控二极管的栅极(存储节点)上的初始电压Vg，并且Vg_f是提升WLr的电压之后的电压Vg。
Cg_gd能够被看作具有2个分量，即寄生栅极-源极覆盖电容(Cs_gd)和到FET反转沟道的氧化物电容所形成的变化栅极电容(Cg_gd′)。当栅控二极管的Vg正从低于Vt(OFF)改变成远高于Vt(ON)时，Cg_gd′改变量级。寄生栅极-源极覆盖电容能够被看作栅控二极管OFF电容Cg_gd(OFF)，当栅控二极管在沟道中存储很少或没有电荷时，其值较小。当栅控二极管完全为ON时，电容Cg_gd是栅控二极管ON电容(Cg_gd(ON))，栅控二极管在反转层中存储大量电荷。所以Cg_gd(OFF)＝Cs_gd，Cg_gd(ON)＝Cs_gd+Cox_gd，其中Cox_gd是栅控二极管的满栅极氧化物电容。
图2A中概述了栅控二极管信号放大的操作的基本原理。ON/OFF栅控二极管的电容，负载电容C_load，Cg_rg通常如下，但不局限于此：
Cg_gd(ON)＞C_load，Cg_rg＞＞Cg_gd(OFF)
通常：
Cg_gd(OFF)∶C_load∶Cg_gd(ON)＝1∶10∶100
VWLH＝1V，VBLH＝0.4V
回来参照图2A，连接到电容性负载CL的栅控二极管放大器的情况通常如附图标记200所示。应当指出，前面描述(等式(2b))的负载电容(C_load)在这个设置中能够被看作是电容性负载CL。栅控二极管操作的ON，OFF和负载电容的示例性关系如下：
Cg_gd(ON)＞CL＞＞Cg_gd(OFF)
通常，
Cg_gd(OFF)∶CL∶Cg_gd(ON)＝1∶10∶100
0-data 1-data
Cg_gd Cg_gd(OFF)＜＜C_load Cg_gd(ON)＞C_load
cc cc(OFF)＝0.09～0.1 cc(ON)＝0.91～0.9
Vg_f 0.1VWLH 0.9(VWLH+VBLH)
0.1V 1.3V
表1.0-数据和1-数据的栅控二极管电压增益
表1示出了2个不同状态，即0-数据和1-数据下，并且在如前所述的Cg_gd(OFF)，C_load(或有时写为CL)和Cg_gd(ON)的典型条件下栅控二极管存储器单元的操作(读取)。操作之前栅控二极管中的电压差为0.4V，而操作之后栅控二极管中的电压差为1.3-0.1＝1.2V。这在2个状态0-和1-数据之间导致大的电压差。实际上，存储器单元中的电压增益大约为3x(等于1.2/0.4)，从而说明了栅控二极管放大器的信号放大功能。如果栅控二极管被电容器替代，则操作之后的0-和1-电压分别为0.9V和1.3V。在0-数据和1-数据之间，操作之前栅控二极管中的电压差为0.4V，操作之后栅控二极管中的电压差为(略少的)0.4V，并且操作中没有电压增益(增益略微小于或等于1)。
现在考虑2T1D栅控二极管存储器单元的操作和分析。在附图1B和2C所示的2T1D的情况下，当栅控二极管的源极被提升一个高于如前面等式(1)所述栅控二极管的栅极上的最终电压减去栅控二极管的阈值(Vt)的电压时，出现完全电荷传送。电荷被传送到读器件的栅极，并且导致如下所指定的栅极电压提高：
令
Vt_gd为栅控二极管阈值电压，零Vt或低Vt，
Cg_rg为读器件的栅极电容，
Vt_rg为读器件的阈值电压，
Q_stored和Q_transfer为存储和传递的电荷，
Vs_gd为Vs，Vg_gd_initial为Vg_i，Vg_gd_final为Vg_f。
Rc＝Cg_gd/Cg_rg～Cg_gd/C_load(C_load～Cg_rg)
Q_stored＝(Vg_i-Vt_gd)Cg_gd，
完全电荷传送(Vg_f＜＝Vs+Vt_gd)：
Q_transfer＝(Vg_f-Vt_rg)Cg_rg＝Q_stored (3a)
Vg_f＝Q_stored/Cg_rg+Vt_rg＝(Vg_i-Vt_gd)Cg_gd/Cg_rg+Vt_rg
Vg_f＝Vg_i Rc+Vt_rg-Vt_gd Rc (3b)
Gain＝Vg_f/Vg_i～1+Rc (3c)
(Vt_rg＞Vg_i，Vt_gd和Rc较小)
在最大电荷传送时，Vg_f＝Vs+Vt_gd，
Rc＝(Vs+Vt_gd-Vt_rg)/(Vg_i-Vt_gd)
通常，Vs为Vg_i的两倍到三倍，其中Vg_i＜Vt_rg，Vt_gd～0。Rc大约为1-2。
在约束Vs_gd(与Vs相同)使得等式(1)中描述的条件不成立的情况下，不是所有的电荷被传出栅控二极管。
例如，在2T1D的情况下，如果Cg_gd＞＞Cg_rg，例如至少大10x，则假定：
Vt_gd＝0
Vt_rg＝0.5V
Vg_i＝0.4V
Vs＝0---＞1V(从0V提升到1V)
Q_stored＝(Vg_i-Vt_gd)Cg_gd
电荷被传送到读器件的栅极，并且如等式(3b)所述，可能产生栅极电压的较大提高。在上述例子中，Vg_f为大约11Vg_i(因为Rc＝Cg_gd/Cg_rg＝10)。这会导致在保持栅控二极管OFF以便完成电荷传送时违反等式(1)中描述的条件，从而产生被称为″约束电荷传送″的情况。在栅控二极管中某些电荷被阻止。栅控二极管的最终栅极电压(Vg_f)如下：
Vg_i＜Vg_f＜Vg_i Rc+Vt_rg-Vt_gd Rc (4)
即使Vs和电荷传送受到约束，这仍然是良好的电压增益。栅控二极管在结束时保持ON，保留某些电荷，其中Vg_f＞Vs+Vt_gd。
在2T1D的情况下，当Cg_gd远大于Cg_rg(例如10x)时出现此情况，它具有以下优点：
(1)读器件的栅极电压仍然远高于存储的单元电压(Vg_i＝V_cell_initial)，因此电压增益良好；并且
(2)栅控二极管中存储的多于标称电荷传送操作所需的剩余电荷充当区分存储的1-数据与0-数据的设计余量，以得到抗源极漏极泄漏，栅极隧道泄漏和辐射导致的软差错(″SER″)的单元保持可靠性。
对于2T1D的情况，在约束电荷传送下，
约束电荷传送：(Vg_f＞Vs+Vt_gd)
Q_transfer1＝(Vs+Vt_gd-Vt_rg)Cg_rg
(充电Cg_rg，直至Vs+Vt_gd)
Q_transfer2＝Q_stored-Q_transfer1
(充电Cg_gd+Cg_rg，高于Vs+Vt_gd)
＝(Vg_i-Vt_gd)Cg_gd-(Vs+Vt_gd-Vt_rg)Cg_rg
＝Vg_i Cg_gd-Vs Cg_rg+Vt_rg Cg_rg-Vt_gd(Cg_gd+Cg_rg)(5a)
del_V1＝Vs+Vt_gd-Vt_rg
del_V2＝Q_transfer2/(Cg_gd+Cg_rg)
＝[(Vg_i-Vt_gd)Cg_gd-(Vs+Vt_gd-Vt_rg)Cg_rg]/(Cg_gd+Cg_rg)
＝Vg_i Rc/(1+Rc)-Vs/(1+Rc)+Vt_rg/(1+Rc)-Vt_gd
Vg_f＝Vt_rg+del_V1+del_V2＝(Vs+Vg_i)Rc/(1+Rc)+Vt_rg/(1+Rc) (5b)
Gain＝Vg_f/Vg_i～(1+Vs/Vg_i)Rc/(1+Rc) (5c)
(Vt_gd＜Vg_i，Rc＞＞1)
总之，
Gain＝1+Rc-(Vt_gd/Vg_i)Rc～1+Rc完全电荷传送(对于较小Rc)。
Gain＝(1+Vs/Vg_i)Rc/(1+Rc)约束电荷传送(较大Rc)。
使用上述例子，
Vg_i＝0.4V，
Vs＝1V，
Vt_gd＝0，
Vt_rg＝0.6V
Vg_f＝(1+0.4)(10)/(1+10)+0.6/(1+10)＝1.33V
Gain＝1.33/0.4＝3.3
Rc＝Cg_gd/Cg_rg 0.01 0.1 1 2 5 10 100
1+Rc 1.01 1.1 2 3 6 11 101
Rc/(1+Rc) 0.01 0.09 0.5 0.67 0.83 0.91 0.99
Gain(Vs/Vg＝2.5) 0.035 0.32 1.75 2.35 2.91 3.19 3.47
Gain(Vs/Vg＝3) 0.04 0.36 2.00 2.68 3.32 3.64 3.96
电荷传送 ＜--完全---＞ ＜---约束---＞
表2.作为Rc，Vs，Vg_i的函数的增益
栅控二极管存储单元允许进行从存储单元到相应位线和检测电路的完全和/或部分电荷传送(而不是仅进行常规情况下的电荷共享)，从而与常规1T1C，2T1C和3T1C DRAM单元相比，在读操作期间实现大得多的信号。实际上，与1T1D和2T1D情况的初始存储单元电压相比，它甚至实现了电压增益，而常规情况中则没有电压增益。在2T1D的情况下，与2T1C或3T1C存储器单元中描述的仅仅单增益(从读器件获得)相比，在存储单元(电压增益)和检测读器件(电流增益)中实现″双增益″。
现在考虑2T1D存储器单元的电路，读写操作。图1A示出了1T1D栅控二极管存储器单元及其操作的示意图。附图1B，2B和2C示出了栅控二极管存储器单元的示意图，并且说明了2T1D存储器单元中的操作。如附图2C所示，存在2个进入每个存储器单元的字线，一个用于写入(WLw)，一个用于读取(WLr)。也存在2个进入相同单元的位线，一个用于写入(BLw)，一个用于读取(BLr)。对于用于读写的分离位线，它是双端口读/写存储器单元。如附图1B所示，2个位线能够被合并成单个位线，从而产生单端口存储器单元。双端口存储器单元需要更多的连线面积，但是一个字线中一组存储器单元并且另一个字线中另一组存储器单元能够同时被读写，因此最大存储器读写数据吞吐量加倍，而对于单端口存储器单元，读写操作必须完全分离，从而产生较小的读写数据吞吐量。两种情况下栅控二极管的操作原理没有差别。
前面已经描述了栅控二极管的读/写操作。在这个2T1D存储器单元的情形下，对于写操作，字线WLw从低提升到高(VWLH)，所以位线上的0-数据或1-数据(VBLH)能够通过写器件(其栅极连接到WLw)被写入栅控二极管的栅极。通常，VWLH＝1-1.2V，VBLH＝0.4V，Vt_writedevice＝0.5V(或更小)。小字线电压足够驱动这种存储器单元，从而与常规DRAM中较大的提升的字线驱动器相比，产生面积利用非常高效的字线驱动器。负电压能够被提供给未选择的字线，以使那些行中的连接写器件的亚阈值(sub-threshold)泄漏最小。
对于读操作，字线WLr从低(GND)提高到高(VWLH)。当0-数据被存储在存储器单元中时，栅控二极管中存储有零或非常少的电荷，并且栅控二极管上的电容(Cg_gd(OFF))非常小。当提升WLr时，因为耦合效应非常小，存储节点(栅控二极管的栅极)上的电压只有非常轻微的提高。0-数据耦合效应来自于量级较小的OFF栅控二极管电容(Cg_gd(OFF))，和连接节点到栅控二极管的栅极的负载电容(C_load)所形成的分压器，其中负载电容部分较大，例如通常为10比1。所以0-数据读取的存储节点上的电压提高非常小，为VWLH/10(大约100mV)的量级。当1-数据(VBLH)被存储在存储器单元中时，在ON栅控二极管中存储有许多电荷(Q_stored)，并且栅控二极管上的电容(Cg_gd(ON))较大。当WLr被提升时，栅控二极管的源极电压(Vs)也提升，存储节点上的电压(Vg)被提升到
Vg_f＝Vs cc+Vg_i (2a)
cc＝Cg_gd/(Cg_gd+C_load) (2b)
其中cc是栅控二极管栅极-源极电容(Cg_gd)和连接节点到栅控二极管的栅极的组合负载电容(C_load)所形成的分压器的耦合系数，Vg_i是栅控二极管的栅极(存储节点)上的初始电压Vg，并且Vg_f是提升WLr的电压之后的电压Vg。
现在考虑2T1D存储器单元的2个示例性实施例实现。
在第一示例性实施例中，描述栅控二极管的平面实现。能够以具有仅仅到栅极和源极的连接的″部分″FET的形式实现栅控二极管存储器单元。栅控二极管能够被看作是常规FET设置中的″部分″场效应晶体管，其中FET的漏极保持开路。另一个可能的平面实现是具有连接到源极的漏极，充当2个并联的″部分″场效应晶体管，或2个并联的栅控二极管。并联栅控二极管被互换使用为栅控二极管。
如附图2C所示，栅极是存储节点，源极是连接到用于读取的字线的节点。如图4所示，使用平面体硅或平面硅绝缘体(SOI)技术能够实现栅控二极管FET，其中栅极在扩散区之上。栅极面积必须足够大，以在存储1-数据时提供相对于连接到栅控二极管的栅极的总负载电容(C_load)的足够电容(Cg_gd)，从而满足如下的典型工作点：
Cg_gd(OFF)∶C_load∶Cg_gd(ON)＝1∶10∶100
并且
Rc＝Cg_gd/Cg_rg～Cg_gd/C_load(Cg_gd～C_load)
＝1～10
应当选择读器件的阈值电压(Vt_rg)和写器件的阈值电压(Vt_wg)，使得：
Vt_rg＞VBLH+off_rg
(off_rg是保证连接到位线的所有读器件的总开路电流低于某个水平的设计余量)
并且
VWLH-Vt_wg＞VBLH+od_wg
(od_wg是保证用于写入1-数据的写器件中有足够栅极过驱动(栅极电压减去阈值电压)的设计余量)
对于VWLH＝1.2V，VBLH＝0.4V，off_rg＝od_wg＝0.2V，我们得到Vt_rg＞0.6V并且Vt_wg＜0.6V。所以高Vt FET器件通常被用于读器件和写器件。并且，通常有25A厚的厚氧化物器件被用于减少栅极隧道泄漏电流。
如前所述，对于平面栅控二极管，优选零或非常小的阈值电压的器件，使得Vt_gd～0，以提高1-数据电压和增益。
通常，但不局限于这些实现数值，读器件尺寸能够被选择为2∶1Lmin，其中Lmin是最小特征尺寸。针对小存储器单元尺寸选择2∶1Lmin。
所以栅控二极管的典型尺寸为4∶4 Lmin，其中相对于读器件，它在面积方面为8x，在电容方面为8x，即Rc＝Cg_gd/Cg_rg＝8。
现在考虑2T1D存储器单元的第二示例性实施例实现。这个实施例为栅控二极管的沟道实现。能够以浅沟道的形式实现栅控二极管，其中用圆柱多晶硅沟道形成栅极，所述沟道被与下面的硅分离的薄氧化物包围，如图3A和3B所示。对多晶硅沟道之后的硅表面上的区域进行主动(positively)掺杂以形成栅控二极管的源极扩散，多晶硅沟道是栅极。这个实现的优点是栅控二极管的面积较小，并且能够产生较大的电容(Cg_gd)以在深约束电荷传送方式(Rc＞10-100)下工作，从而进行SER(软差错)保护。然而这需要平面技术前沿的技术发展，以及普通平面硅技术中针对嵌入式存储器的额外处理步骤。
图6和图7示出了单元的示例性布局的顶视图。位线与M2(第二金属)垂直地延伸。字线与M1(第一金属)水平地延伸。图6示出了单端口存储器单元的布局。对于双端口读/写存储器单元，为分立的读写增加一个额外的位线，例如在图7示出的示例性布局610中。
现在考虑栅控二极管存储器阵列，字线驱动器和检测电路。通过将单元放入二维阵列，能够形成栅控二极管存储器单元的阵列，其中读/写字线水平延伸，读/写位线垂直延伸。读写位线能够被分离为不同的位线，其中对于每列单元-双端口读/写存储器阵列，一个用于读取，一个用于写入，其中能够同时执行读写操作。读/写位线也可以被合并成针对每列单元-单端口读/写存储器阵列的单个位线，其中必须在不同周期执行读写操作。
每个水平读取或写入字线驱动许多存储器单元(通常为256-1024)，并且每个位线(读/写)垂直延伸，并且通常连接到128-256个单元。水平字线和垂直位线形成存储器阵列。由于字线和位线是长连线，必须设计适当的字线驱动器以处理来自写字线上的写器件和读字线上的栅控二极管的字线负载，以及字线的R，C延迟。此外，必须引入适当的设计以提供在读，写操作期间驱动位线的足够电流，以实现定时目标。
如图所示，操作栅控二极管存储器单元的工作点对于低电压和低功率操作非常良好。通常，关于正在使用的技术水平，对于1.0-1.2V技术，VWLH＝1.0-1.2V，VBLH＝0.4V。与常规DRAM和SRAM相比，位线和单元电压相对较小，大约为一半。此外，与常规DRAM和SRAM相比，操作栅控二极管存储器阵列的字线驱动器和检测放大器能够更加简单和更小。作为比较，对于相同水平的硅技术，DRAM/SRAM的典型电压为VBLH＝1V，VWLH＝1.8V。结果，栅控二极管存储器能够以大约50％的电压工作，因此能够大大地节电。
由于存储器单元内在的电压提升和增益，与相同技术水平的常规DRAM/SRAM中使用的1.8V相比，字线电压相对更小(VWLH＝1.0-1.2V)，因此不必进行外部字线升压。结果，字线驱动器能够更加简单，但不需要多数常规DRAM中使用的电压转换器，因此字线驱动器的面积能够更小，并且阵列面积效率能够进一步得到提高。
位线电压工作于0和VBLH(对于1-V硅技术，通常为0.4V)之间，所以能够使用普通驱动器在写操作期间将位线驱动在0和VBLH之间。在读操作期间，位线被预充电到VBLH，并且位线信号在0和VBLH之间，从而在读取1-数据时降低到0，在读取0-数据时保持为VBLH。能够使用小信号高增益单端检测放大器检测位线信号。
现在考虑示例性电路模拟。已经在存储器阵列的情况下对栅控二极管存储器单元的操作进行了电气模拟。每个水平读取或写入字线驱动许多存储器单元(通常为256-1024)，并且每个位线(读/写)垂直延伸，并且通常连接到128-256个单元。水平字线和垂直位线形成存储器阵列。由于字线和位线是长连线，所以必须在模拟中引入适当的R，C负载和驱动器以反映正确的物理工作条件。
图8中示出了写入1，读取1，写入0，读取0，...的结果模拟波形。
图8中示出的波形的模拟条件为：
VBLH＝0.4V
VWLW＝0～1.0V，VWLR＝0～1.0V
Vcell＝0.0～0.4V(存储)，0.05～1.3V(读取)
栅控二极管单元：0.6u×1.5u，零Vt(沟道)
读器件：0.28u×0.12u
BLcap～160fF(256单元位线)
R，W NFET：Vt＝0.6V
Rc＝Cg_gd/Cg_rg＝27
Gain＝1.25/0.4＝3.1
图13中示出的波形的模拟条件为：
VBLH＝0.65V
VWLW＝-0.4～1.2V，VWLR＝0～1.2V
Vcell＝0.0～0.6V(存储)，0.05～1.35V(读取)
栅控二极管单元：0.72u×0.35u，零Vt(平面)
读器件：0.28u×0.12u，write_gate：0.28u×0.16u
BLcap～160fF(256单元位线)
R，W NFET：Vt＝0.6V
Rc＝Cg_gd/Cg_rg＝7.5
Gain＝1.30/0.6＝2.1
现在比较栅控二极管存储器单元和常规存储器单元。在常规1T1C DRAM(图1A的110)的情况下，在读操作期间，所有电荷，而不是存储器单元中与BL共享(或与BL均衡或放电到BL)的电荷，被传送到BL，结果，读操作中的稳定状态检测位线电压V_bl_final为：
V_bl_final(1)＝V_cell(1)C_cell/C_bl＝VBLH C_cell/C_bl
与常规1T1C DRAM的情况相比，其值高出一个比值(1+C_cell/C_bl)。
在C_cell＞C_bl的情况下，稳定状态检测位线电压V_bl_final会高于初始存储的单元电压V_cell(1)或VBLH。
以下表格总结了栅控二极管存储器单元的单元电压增益和检测信号优点：
栅控二极管1T1D单元 1T1C DRAM单元
V_cell_initial(0，1) 0～VBLH 0～VBLH
V_bl_final(0，1) 0～VBLH C_cell/C_bl 0～VBLH C_cell/(C_cell+C_bl)
C_cell/C_bl＝0.25 0.25VBLH 0.2VBLH(传送比＝0.2)
C_cell/C_bl＝1 VBLH 0.5VBLH(传送比＝0.5)
C_cell＞C_bl ＞VBLH ＜VBLH
改进信号 1+C_cell/C_bl 1
(优于1T1C)
Gain＝dVf/dVi C_cell/C_bl C_cell/(C_cell+C_bl)
dVf＝V_cell_final(0-1) (能够＞1) (始终＜1)
dVi＝V_cell_initial(0-1)
表4.1T1D实施例的单元电压增益和检测信号优点
在2T1D DRAM(附图1B的120)的情况下，在读操作期间，所有电荷Q_cell，而不是存储器单元中保持的用于使电压固定于V_cell(1)以驱动读器件的电荷，被传送到读器件的栅极。1-数据的存储器单元中存储的电荷为Q_cell(1)＝V_cell(1)C_cell，并且在完全电荷传送操作模式下被传送到读器件的栅极，从而得到以下电压提高：
del_V_rg＝Q_cell(1)/C_rg＝V_cell(1)C_cell/C_rg
读操作中读器件的栅极上的稳定状态检测电压为：
V_rg_final(1)＝V_cell_final(1)＝V_cell(1)(1+C_cell/C_rg)
其值始终大于1，意味着无论C_cell和C_rg的值如何，始终存在相对初值的电压提高，因此提供更好的检测信号和读取速度。
以下表格总结了栅控二极管存储器单元的单元电压增益和检测信号优点：
栅控二极管2T1D单元 2T1C DRAM单元
V_cell_initial(0，1) 0～VBLH 0～VBLH
V_cell_final(0，1) 0～VBLH(1+C_cell/C_rg) 0～VBLH
(＞VBLH)
改进信号 1+C_cell/C_rg 1
Gain＝dVf/dVi 1+C_cell/C_rg 1
dVf＝V_cell_final(0-1) (始终＞1，对于2T1D)
dVi＝V_cell_initial(0-1)
表5.2T1D实施例的单元电压增益和检测信号优点
虽然这里已经针对附图描述了本发明的实施例，但应当理解，本发明不局限于这些详细的实施例，并且相关领域的技术人员在不偏离本发明的范围和宗旨的前提下可以进行各种其他的改变和修改。所有这样的改变和修改均应当被包含在如所附权利要求书所定义的本发明的范围和实质内。