半导体器件及其制造方法.pdf

一种半导体器件可以包括：层间绝缘图案和局部字线，其被交替地层叠以形成阶梯结构；以及第一绝缘层，其形成在阶梯结构的表面上。半导体器件还可以包括：字线选择栅，其沿着第一绝缘层的表面形成；以及有源图案，其穿通字线选择栅和第一绝缘层，并且分别与局部字线连接。

权利要求书1.  一种半导体器件，包括：层间绝缘图案和局部字线，其被交替地层叠以形成阶梯结构；第一绝缘层，其形成在所述阶梯结构的表面上；字线选择栅，其沿着所述第一绝缘层的表面形成；以及有源图案，其穿通所述字线选择栅和所述第一绝缘层，并且分别与所述局部字线连接。2.  如权利要求1所述的半导体器件，还包括：栅绝缘层，其包围所述有源图案，并且分别接触所述有源图案的侧壁。3.  如权利要求1所述的半导体器件，其中，所述字线选择栅包围所述有源图案。4.  如权利要求1所述的半导体器件，还包括：区块字线；以及第一接触插塞，其将所述区块字线与所述字线选择栅连接。5.  如权利要求1所述的半导体器件，还包括：全局字线，其分别与所述有源图案耦接。6.  如权利要求5所述的半导体器件，还包括：第二接触插塞，其形成在所述有源图案与所述全局字线之间。7.  如权利要求6所述的半导体器件，其中，所述第二接触插塞具有不同的长度。8.  如权利要求1所述的半导体器件，还包括：第二绝缘层，其被配置成覆盖所述层间绝缘图案、所述局部字线、所述绝缘层、所述字线选择栅以及所述有源图案；第一接触插塞，其穿通所述第二绝缘层，并且与所述字线选择栅连接；第二接触插塞，其穿通所述第二绝缘层，并且与所述有源图案连接；区块字线，其形成在所述第二绝缘层上，并且与所述第一接触插塞连接；以及全局字线，其形成在所述第二绝缘层上，并且与所述第二接触插塞连接。9.  一种半导体器件，包括：第一材料层和第二材料层，其被交替地层叠以形成阶梯结构；第一绝缘层，其形成在所述阶梯结构的表面上；第三材料层，其沿着所述第一绝缘层的表面形成；以及有源图案，其穿通所述第三材料层和所述第一绝缘层，以分别与所述第二材料层连接。10.  一种制造半导体器件的方法，包括：交替地层叠第一材料层和第二材料层；通过图案化所述第一材料层和所述第二材料层来形成阶梯结构；沿着所述阶梯结构的表面形成第一绝缘层；沿着所述第一绝缘层的表面形成第三材料层；形成穿通所述第三材料层和所述第一绝缘层以分别暴露出所述第二材料层的有源孔；以及在所述有源孔的内部分别形成与所述第二材料层连接的有源图案。

说明书半导体器件及其制造方法
相关申请的交叉引用
本申请要求2014年1月23日向韩国知识产权局提交的申请号为10-2014-0008260的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明总体而言涉及一种半导体器件及其制造方法，且更具体而言，涉及一种存储器件及其制造方法。
背景技术
半导体器件包括能够储存数据的存储器件。存储器件可以包括存储块、字线解码器和局部字线选择单元。
存储块中的每个包括存储串。存储串中的每个包括串联的存储器单元。存储器单元的栅极与局部字线连接。
字线解码器响应于行地址信号来将操作电压施加至全局字线。
局部字线选择单元分别与存储块连接。局部字线选择单元中的每个将响应于区块选择信号施加至全局字线的操作电压传送至存储块的局部字线。
发明内容
已经开发了用于改善前述存储器件的集成的各种技术。例如，已经提出了一种通过将配置每个存储串的存储器单元以三维的方式布置的方法。在局部字线选择单元的导线根据三维存储串结构来配置的情况下，包括局部字线选择单元的外围电路的导线的布局变得复杂，使得增加了三维半导体器件的制造工艺的难度水平。
本发明的一个实施例可以提供一种半导体器件，半导体器件包括：层间绝缘图案和局部字线，其交替地层叠以形成阶梯结构；以及第一绝缘层，其形成在阶梯结构的表面上。半导体器件还可以包括：字线选择栅，其沿着第一绝缘层的表面形成；以及有源图案，其穿通字线选择栅和第一绝缘层，并且分别与局部字线连接。
本发明的一个实施例可以提供一种制造半导体器件的方法，所述方法包括：交替地层叠第一材料层和第二材料层；以及通过将第一材料层和第二材料层图案化来形成阶梯结构。制造半导体器件的方法还可以包括：沿着阶梯结构的表面形成第一绝缘层；沿着 第一绝缘层的表面形成第三材料层；以及形成穿通第三材料层和第一绝缘层以分别暴露出第二材料层的有源孔。此外，制造半导体器件的方法可以包括：在有源孔的内部形成分别与第二材料层连接的有源图案。
本发明的一个实施例中，一种半导体器件可以包括：第一材料层和第二材料层，其被交替地层叠以形成阶梯结构；以及第一绝缘层，其形成在阶梯结构的表面上。半导体器件还可以包括：第三材料层，其沿着第一绝缘层的表面形成；以及有源图案，其分别穿通第三材料层和第一绝缘层，以与第二材料层连接。
附图说明
图1是图示根据一个实施例的半导体器件的表示的立体图。
图2是沿着图1中的I-I’线截取的半导体器件的传输晶体管的表示的截面图。
图3A至图6是图示根据一个实施例的半导体器件的制造方法的表示的图。
图7和图8是图示根据一个实施例的半导体器件的单元结构的表示的立体图。
图9是图示根据一个实施例中的存储系统的表示的配置图。
图10是图示根据一个实施例中的计算系统的表示的配置图。
具体实施方式
在下文中，将参照附图详细地描述本发明的实施例。然而，本发明不局限于以下公开的实施例，以及可以采用各种形式来实施，且本发明的范围不局限于以下实施例。确切地说，提供实施例以更真诚且充分地公开本发明，并将本发明的精神完全地传送至本领域所属的技术领域的技术人员，以及本发明的范围应当通过本发明的权利要求来理解。
各种实施例可以提供一种半导体器件，其能够简化配置外围电路的导线的布局。此外，各种实施例可以提供一种制造半导体器件的方法，所述半导体器件能够简化配置外围电路的导线的布局。
根据各种实施例，配置外围电路的有源图案和晶体管的栅极可以沿着阶梯结构来设置，阶梯结构中的局部字线被形成为层叠结构。在这些实施例中，可以减少被外围电路占用的区域。
此外，根据各种实施例，配置外围电路的晶体管可以被设置成阶梯结构。在这些实施例中，通过设置与阶梯结构中的晶体管连接的导线，可以产生简化的布局。
图1是图示根据一个实施例的半导体器件的表示的立体图。更具体而言，图1图示了主要具有形成有根据一个实施例的半导体器件的局部字线选择单元的区域的半导体器件。
参见图1，根据一个实施例的半导体器件可以包括可交替地层叠的层间绝缘图案ILD和局部字线WL，并且局部字线选择单元100沿着层间绝缘图案ILD和局部字线WL的部分区域的表面形成。
交替地层叠的层间绝缘图案ILD和局部字线WL可以包括：单元阵列区(未示出)，其中设置有存储器单元；以及减薄区(a slimming region)，其从单元阵列区延伸。从单元阵列区延伸的减薄区可以被图案化为阶梯结构。层间绝缘图案ILD和局部字线WL可以从单元阵列区延长至减薄区，靠近下部形成阶梯结构。在单元阵列区中，局部字线WL可以与以三维结构层叠的存储器单元连接。局部字线WL的层叠数目可以根据层叠在单元阵列区中的存储器单元的层叠数目来进行各种变化。
局部字线选择单元100可以包括传输晶体管TR，传输晶体管TR沿着层间绝缘图案ILD和局部字线WL的阶梯结构的表面形成。传输晶体管TR可以分别与局部字线WL连接，以配置外围电路。传输晶体管TR的栅极可以与字线选择栅120共同连接。字线选择栅120可以形成在绝缘层110上，绝缘层110沿着阶梯结构的表面形成。字线选择栅120可以形成在绝缘层110的表面上。
字线选择栅120可以与区块字线BLKWL连接。区块字线BLKWL可以被设置在字线选择栅120上。第一接触插塞161A可以形成在区块字线BLKWL与字线选择栅120之间。字线选择栅120可以通过第一接触插塞161A与区块字线BLKWL连接。区块选择信号可以被施加至区块字线BLKWL。
传输晶体管TR的有源图案137分别与局部字线WL连接。即，有源图案137中的一个可以连接至与其相对应的局部字线WL中的一个。栅绝缘层131还形成在有源图案137与局部字线WL之间。有源图案137可以被设置在局部字线WL上。此外，有源图案137的底表面可以与局部字线WL连接。
局部字线WL通过有源图案137与全局字线GWL连接。全局字线GWL可以被设置在有源图案之上或上方。在全局字线GWL被设置在有源图案之上或上方的实施例中，第二接触插塞161B可以形成在全局字线GWL与有源图案137之间。全局字线GWL可以通过第二接触插塞161B与有源图案137连接。操作电压可以被施加至全局字线GWL。由于有源图案137可以形成在阶梯结构中，所以第二接触插塞161B可以被形成具有不同的长度，以与设置在不同的高度处的有源图案137连接。
前述的全局字线GWL和区块字线BLKWL可以被形成在相同的高度处或大体上相同的高度处。在这些情况中，全局字线GWL可以在与区块字线BLKWL不同的方向上延伸，以防止全局字线GWL与区块字线BLKWL连接或接触。例如，全局字线GWL可以在局部字线WL的延伸方向上延伸，并且区块字线BLKWL可以在与局部字线WL不同的方向上延伸。
根据前述结构，传输晶体管TR可以被限定在有源图案137和字线选择栅120的交叉部分中。传输晶体管TR可以根据施加至区块字线BLKWL的区块选择信号来导通，使得施加至全局字线GWL的操作电压被传送至局部字线WL。
图2是沿着图1中的I-I’线截取的半导体器件的传输晶体管的表示的截面图。在下文中，将参照图2来描述有源图案137的结构。
参见图2，有源图案137穿通字线选择栅120和绝缘层110以延伸至局部字线WL的表面。当层间绝缘图案ILD被设置在局部字线WL和绝缘层110之间时，有源图案137还穿通层间绝缘图案ILD以与局部字线WL连接。栅绝缘层131可以被形成包围有源图案137的侧壁。字线选择栅120可以包围被栅绝缘层131包围的有源图案137。
如上所述，根据一个实施例，配置外围电路的局部字线选择单元100的有源图案137和字线选择栅120可以沿着由层间绝缘图案ILD和局部字线WL形成的阶梯结构来形成，从而减少被外围电路占用的区域。另外，根据一个实施例，配置局部字线选择单元100的传输晶体管TR可以沿着阶梯结构设置，使得可能将与传输晶体管TR连接的全局字线GWL和区块字线BLKWL以简单的布局设置在阶梯结构上。因此，本发明可以简化半导体器件的制造工艺。
在本发明的一个实施例中，一种制造半导体器件的方法可以包括：交替地层叠第一材料层和第二材料层；通过将第一材料层和第二材料层图案化来形成阶梯结构；沿着阶梯结构的表面形成第一绝缘层；沿着第一绝缘层的表面形成第三材料层；以及形成穿通第三材料层和第一绝缘层以分别暴露出第二材料层的有源孔。另外，制造存储器件的方法可以包括分别在有源孔的内部形成与第二材料层连接的有源图案。
制造存储器件的方法还可以包括在形成有源图案之前，沿着有源孔的侧壁分别形成栅绝缘层。
第一材料层由绝缘材料形成，并且第二材料层和第三材料层由导电材料形成。第一材料层由绝缘材料形成，第二材料层由牺牲材料形成，以及第三材料层由导电材料形成。
制造半导体器件的方法还可以包括：形成穿通第三材料层、第一绝缘层、第一材料 层和第二材料层的缝隙；通过缝隙去除由牺牲材料形成的第二材料层来形成凹陷区；以及用导电材料来填充凹陷区。
制造半导体器件的方法还可以包括：形成大体上覆盖有源图案、第三材料层以及阶梯结构的第二绝缘层；通过刻蚀第二绝缘层来形成暴露出第三材料层的第一接触孔；通过将导电层填充在第一接触孔内部来形成与第三材料层连接的第一接触插塞；以及形成与第一接触插塞连接的区块字线。
制造存储器件的方法还可以包括：形成穿通第二绝缘层以分别暴露出有源图案的第二接触孔。此外，制造半导体器件的方法可以包括通过将导电层填充在第二接触孔的内部，来形成分别与有源图案连接的第二接触插塞。此后，制造半导体器件的方法可以包括形成与第二接触插塞连接的全局字线。
图3A至图3E是图示根据一个实施例的存储器件的制造方法的表示的截面图。图3A至图3E主要图示了形成有局部字线选择单元的减薄区。
参见图3A，第一材料层201和第二材料层203被交替地层叠。第一材料层201和第二材料层203的层数目可以进行各种设定。第一材料层201和第二材料层203可以包括单元阵列区(未示出)和减薄区，并且可以形成在衬底(未示出)上。
第一材料层201可以形成在要形成层间绝缘图案的层上。第二材料层203可以形成在要形成局部字线的层上。第二材料层203可以由与第一材料层201不同的材料形成。更具体而言，第二材料层203可以由对于第一材料层201具有刻蚀选择性的材料形成。例如，第一材料层201可以由用于层间绝缘图案的绝缘材料形成，并且第二材料层203可以由用于局部字线的导电材料形成。另外，第一材料层201可以由用于层间绝缘图案的绝缘材料形成，并且第二材料层203可以由用于牺牲层的绝缘材料形成。例如，氧化物层可以用作用于层间绝缘图案的绝缘材料，并且对于氧化物层具有刻蚀选择性的氮化物层可以用作用于牺牲层的绝缘层。多晶硅层、金属硅化物层以及金属层中的至少一个可以用作用于局部字线的导电材料。
在第一材料层201和第二材料层203形成之后，可以通过将第一材料层201和第二材料层203图案化而在第一材料层201和第二材料层203的减薄区中形成阶梯结构。阶梯结构可以通过以下所述的工艺来形成。
首先，形成覆盖单元阵列区和减薄区的部分的刻蚀掩模。刻蚀掩模可以是通过光刻工艺被图案化的光致抗蚀剂图案。接着，通过使用刻蚀掩模作为刻蚀阻挡层来刻蚀来自第一材料层201之中的最顶层中的至少一个第一材料层和来自第二材料层203之中的最 顶层中的至少一个第二材料层。接着，通过刻蚀掩模的刻蚀来减小刻蚀掩模的尺寸。通过利用减小的刻蚀掩模作为刻蚀阻挡层来刻蚀在第一材料层201和第二材料层203之中通过刻蚀掩模暴露出的区域。重复地执行减小刻蚀掩模的尺寸的刻蚀工艺和刻蚀第一材料层201和第二材料层203的工艺，直到第二材料层203之中的最低层被刻蚀掩模暴露出为止，并且去除刻蚀掩模。因此，可以在减薄区中形成由第一材料层201和第二材料层203形成的阶梯结构。
尽管未示出，但是在形成阶梯结构之前或之后，可以形成穿通单元阵列区(未示出)的第一材料层201和第二材料层203的通孔和填充在通孔内部的穿通结构。穿通结构中的每个可以包括沟道层和包围沟道层的至少一个绝缘层。至少一个绝缘层可以包括隧道绝缘层、数据储存层以及阻挡绝缘层中的任意一个。数据储存层可以被形成为包围隧道绝缘层。此外，阻挡绝缘层可以被形成为包围数据储存层。随后将参照图7和图8来描述穿通结构的进一步描述。
参见图3B，第一绝缘层210可以沿着由第一材料层201和第二材料层203形成的阶梯结构的表面形成。第一绝缘层210可以由与第一材料层201相同的绝缘材料形成。例如，第一绝缘层210可以由氧化物层形成。
如图3C中所示，第三材料层220沿着第一绝缘层210的表面形成。第三材料层220可以是用于字线选择栅的导电层，或者可以由与第二材料层203相同的材料形成。例如，第三材料层220可以是用于字线选择栅的导电层，字线选择栅包括多晶硅层、金属硅化物层以及金属层中的至少一种。在一个实施例中，第三材料层220可以由针对第一材料层201具有刻蚀选择性的牺牲材料形成。
参见图3D，有源孔230可以被形成为穿通第三材料层220、第一绝缘层210以及第一材料层201，以暴露出第二材料层203。在一个实施例中，当第一材料层201未形成在第一绝缘层210与第二材料层203之间时，有源孔230可以被形成为穿通第三材料层220和第一绝缘层210，以暴露出第二材料层203。因而，有源孔230可以暴露出第二材料层203。即，有源孔230中的一个可以暴露出第二材料层203之中与有源孔230中的一个相对应的第二材料层203中的一个。当第一材料层201进一步地形成在第一绝缘层210与第二材料层203之间时，有源孔230还可以穿通第一材料层201，以暴露出第二材料层203。
如图3E中所示，可以在有源孔230的内部形成栅绝缘层231和有源图案237。可以通过沿着有源孔230的表面形成包括氧化硅层的绝缘层，然后接着刻蚀绝缘层使得有源孔230的底表面被暴露出来形成栅绝缘层231。被刻蚀的绝缘层针对每个有源孔230 被分开，以沿着有源孔230的侧壁保留为栅绝缘层231。
有源图案237可以与第二材料层203连接。有源图案237可以通过填充有源孔230的内部来形成，有源孔230中的栅绝缘层231与半导体层一起形成。硅层可以用作半导体层。有源图案237可以沿着栅绝缘层231的表面来形成，以被形成为中心区开放的管类型。在一个实施例中，可以用绝缘材料来填充管类型的有源图案237的中心区。在一个实施例中，可以通过填充半导体层一直穿通至有源孔230的中心区，保留有源图案的中心区被填充但不开放，来形成有源图案237。
后续工艺可以根据第一材料层201、第二材料层203以及第三材料层220的属性来进行各种变化。
图4是图示图3E中所示的工艺的后续工艺的一个实施例的表示的立体图。图4图示了一个实施例，例如，第一材料层201由绝缘材料形成，以及第二材料层203和第三材料层220由导电材料形成。
参见图4，通过刻蚀图3E中所示的第三材料层220、第一绝缘层210、第一材料层201和第二材料层203来形成穿通第三材料层220、第一绝缘层210、第一材料层201和第二材料层203的缝隙240。因此，第三材料层220可以通过缝隙240而被分成字线选择栅220P。第一绝缘层210可以通过缝隙240而被分成绝缘图案210P。第一材料层201可以通过缝隙240而被分成层间绝缘图案ILD。第二材料层203可以通过缝隙240而被分成局部字线WL。
图5A和图5B是图示在图3E中所示的工艺之后的后续工艺的实例的实施例的立体图。图5A和图5B示出了如下的实施例：第一材料层201由绝缘材料形成，第二材料层203由牺牲材料形成，以及第三材料层220由导电材料形成。
参见图5A，通过刻蚀图3E中所示的第三材料层220、第一绝缘层210、第一材料层201和第二材料层203来形成穿通第三材料层220、第一绝缘层210、第一材料层201和第二材料层203的缝隙240。因此，第三材料层220可以通过缝隙240而被分成字线选择栅220P。第一绝缘层210可以通过缝隙240而被分成绝缘图案210P。第一材料层201可以通过缝隙240而被分成层间绝缘图案ILD。第二材料层203可以通过缝隙240而被暴露出。然后，通过缝隙240去除由牺牲材料形成的第二材料层203来在层间绝缘图案ILD之间形成凹陷区245。
如图5B中所示，用导电材料来填充图5A中所示的凹陷区245。然后，去除形成在缝隙240内部的导电材料的部分。因此，填充在凹陷区245内部、并且通过缝隙240分 开的局部字线WL形成。
尽管在附图中未示出，但是当图3E中所示的第一材料层201由绝缘材料形成，以及第二材料层203和第三材料层220由牺牲材料形成时，可以在之前参照图5A所述的形成凹陷区245的工艺期间去除第三材料层220。在这种情况下，在之前参照图5B所述的形成局部字线WL的工艺期间，可以用导电材料来填充去除了第三材料层220的区域。因此，如图5B中所示，可以形成通过缝隙240而被分开的字线选择栅220P。
图6是图示在图3B所示的工艺之后的后续工艺的一个实施例的截面图。
参见图6，第二绝缘层250可以被形成为覆盖有源图案237、字线选择栅220P、以及由层间绝缘图案ILD和局部字线WL形成的阶梯结构。在形成第二绝缘层250之后，可以进一步地执行用于将第二绝缘层250的表面平坦化的平坦化工艺。可以通过例如，但是不限制于利用化学机械抛光(CMP)方法来执行平坦化工艺。第二绝缘层250可以被形成为填充在图4和图5B中所示的缝隙240中。
然后，通过刻蚀第二绝缘层250来形成暴露出字线选择栅220P的第一接触孔251A。与形成第一接触孔251A一起，也可以通过刻蚀第二绝缘层250来形成暴露出有源图案237的第二接触孔251B。接着，可以用导电材料来填充第一接触孔251A和第二接触孔251B。因此，形成与字线选择栅220P连接的第一接触插塞261A，以及形成分别与有源图案237连接的第二接触插塞261B。
然后，通过在第二绝缘层250上形成导电层并且将导电层图案化来形成连接在第一接触插塞261A上的区块字线BLKWL和连接在第二接触插塞261B上的全局字线GWL。区块字线BLKWL的一侧可以通过第一接触插塞261A与字线选择栅220P连接，并且区块字线BLKWL的另一侧可以与外围电路的区块选择开关(未示出)连接。全局字线GWL的一侧可以通过相应的第二接触插塞261B分别与有源图案237连接。
图7和图8是图示根据一个实施例的半导体器件的单元结构的表示的立体图。在下文中，将参照图7和图8来描述形成在单元阵列区中的单元结构的实施例的各种实例。
图7图示了如下的实施例：存储器单元沿着U形的穿通结构ST来布置，以配置成三维存储串。
参见图7，单元结构可以包括层叠在衬底SUB上的管道栅PG、局部字线WL、至少一个第一选择线SSL以及至少一个第二选择线DSL。第一选择线SSL可以是源极选择线，并且第二选择线DSL可以是漏极选择线。
单元结构还可以包括U形的穿通结构ST。穿通结构ST包括沟道层CH和包围沟道层CH的至少一个绝缘层M。至少一个绝缘层M可以包括隧道绝缘层、数据储存层以及阻挡绝缘层中的任意一个。数据储存层可以被形成为包围隧道绝缘层，并且阻挡绝缘层可以被形成为包围数据储存层。隧道绝缘层包括氧化硅层。数据储存层包括允许电荷捕获的氧化硅层。数据储存层被设置在沟道层CH与局部字线WL之间。阻挡绝缘层可以包括氧化硅层和高电介质层中的至少一个，其中高电介质层具有比氧化硅层更高的介电常数。
沟道层CH包括管道沟道层P_CH和从管道沟道层P_CH突出的源极侧沟道层S_CH和漏极侧沟道层D_CH。图7图示了如下的实施例：一对源极侧沟道层S_CH和漏极侧沟道层D_CH与管道沟道层P_CH连接。然而，实施例不限于此方式，而是根据存储串的形式，两个或更多个源极侧沟道层S_CH可以与管道沟道层P_CH连接，并且两个或更多个漏极侧沟道层D_CH可以与管道沟道层P_CH连接。
源极侧沟道层S_CH穿通局部字线WL和第一选择线SSL，并且漏极侧沟道层D_CH穿通局部字线WL和第二选择线DSL。源极侧沟道层S_CH与源极线SL连接。漏极侧沟道层D_CH与位线BL连接。
根据前述的结构，串联连接的至少一个漏极选择晶体管、存储器单元以及至少一个源极选择晶体管配置一个存储串，并且被布置成U形。
在前述的单元结构的管道栅PG形成之后，局部字线WL、至少一个第一选择线SSL以及至少一个第二选择线DSL可以形成在管道栅PG上。局部字线WL、至少一个第一选择线SSL以及至少一个第二选择线DSL可以通过使用之前参照图3A至图5B所述的局部字线形成工艺来形成。
图8图示了如下的实施例：例如，存储器单元沿着直线的穿通结构ST来布置，以配置三维存储串。
参见图8，单元结构可以包括顺序地层叠在包括源极区的衬底SUB上的至少一个第一选择线LSL、局部字线WL以及至少一个第二选择线USL。这里，局部字线被形成为板形式，并且第一选择线USL和第二选择线LSL中的至少一个可以被形成为线形状。此外，局部字线WL以及第一选择线USL和第二选择线LSL可以被形成为线形状。单元结构还可以包括以直线型形成的、与衬底SUB连接的穿通结构ST。
穿通结构ST包括沟道层CH和包围沟道层CH的至少一个绝缘层M。至少一个绝缘层M可以由与参照图7所述的相同材料形成。沟道层CH可以连接在衬底SUB和位 线BL之间。具体地，沟道层CH可以与衬底SUB的源极区连接。
根据前述结构，串联连接的至少一个第一选择晶体管、存储器单元以及至少一个第二选择晶体管配置成一个存储串，并且被布置成行。
单元结构中的至少一个第一选择线LSL、局部字线WL以及至少一个第二选择线USL可以通过使用参照图3A至图5B所述的局部字线形成工艺来形成。
图9是图示根据一个实施例的存储系统的配置图。
参见图9，根据实施例的存储系统1100可以包括存储器件1120和存储器控制器1110。
存储器件1120可以包括以上参照图1至图8所述的实施例的结构。此外，存储器件1120可以是由多个快闪存储器芯片形成的多芯片封装体。
存储器控制器1110可以被配置成控制存储器件1120，并且可以包括：SRAM 1111、CPU 1112、主机接口1113、ECC 1114以及存储器接口1115。SRAM 1111可以用作CPU 1112的可操作的存储器，CPU 1112可以执行用于存储器控制器1110的数据交换的总体控制操作。主机接口1113可以包括与存储系统1100连接的主机的数据交换协议。此外，ECC 1114可以检测并校正包括在从存储器件1120中读取出的数据中的错误。存储器接口1115可以执行与存储器件1120的接口。另外，存储器控制器1110还可以包括用于储存与主机的接口的码数据的ROM。
如上所述，包括前述结构的存储系统1100可以是存储卡或固态盘(SSD)，其中存储器件1120与存储器控制器1110结合。例如，当存储系统1100为SSD时，存储器控制器1110可以通过各种接口协议中的一种与外部设备(例如，主机)通信，接口协议诸如，但是不限制于USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE。
图10是图示根据一个实施例的计算系统的配置图。
参见图10，根据实施例的计算系统1200可以包括：CPU 1220、RAM 1230、用户接口1240、调制解调器1250以及存储系统1210，它们与系统总线1260电连接。此外，在计算系统1200是移动设备的一个实施例中，计算系统1200还可以包括用于供应操作电压至计算系统1200的电池，并且还可以包括应用芯片组、CMOS图像传感器CIS、移动DRAM等。
存储系统1210可以由如之前参照图9所述的存储器件1212和存储器控制器1211 形成。
如上所述，已经通过以上所述的附图和说明书公开了实施例。本文中所使用的特定术语出于说明的目的，并非限制实施例的范围。因此，本领域的技术人员将理解的是，在不脱离本公开的范围和精神的情况下可以进行各种修改和其它的等价实例。因此，本发明的唯一技术保护范围将通过所附权利要求的技术精神来限定。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
层间绝缘图案和局部字线，其被交替地层叠以形成阶梯结构；
第一绝缘层，其形成在所述阶梯结构的表面上；
字线选择栅，其沿着所述第一绝缘层的表面形成；以及
有源图案，其穿通所述字线选择栅和所述第一绝缘层，并且分别与所述局部字线连接。
技术方案2.如技术方案1所述的半导体器件，还包括：
栅绝缘层，其包围所述有源图案，并且分别接触所述有源图案的侧壁。
技术方案3.如技术方案1所述的半导体器件，其中，所述字线选择栅包围所述有源图案。
技术方案4.如技术方案1所述的半导体器件，还包括：
区块字线；以及
第一接触插塞，其将所述区块字线与所述字线选择栅连接。
技术方案5.如技术方案1所述的半导体器件，还包括：
全局字线，其分别与所述有源图案耦接。
技术方案6.如技术方案5所述的半导体器件，还包括：
第二接触插塞，其形成在所述有源图案与所述全局字线之间。
技术方案7.如技术方案6所述的半导体器件，其中，所述第二接触插塞具有不同的长度。
技术方案8.如技术方案1所述的半导体器件，还包括：
第二绝缘层，其被配置成覆盖所述层间绝缘图案、所述局部字线、所述绝缘层、所述字线选择栅以及所述有源图案；
第一接触插塞，其穿通所述第二绝缘层，并且与所述字线选择栅连接；
第二接触插塞，其穿通所述第二绝缘层，并且与所述有源图案连接；
区块字线，其形成在所述第二绝缘层上，并且与所述第一接触插塞连接；以及
全局字线，其形成在所述第二绝缘层上，并且与所述第二接触插塞连接。
技术方案9.如技术方案8所述的半导体器件，其中，所述全局字线和所述区块字线在不同的方向上延伸。
技术方案10.如技术方案1所述的半导体器件，还包括：
沟道层，其穿通所述层间绝缘图案和所述局部字线；以及
数据储存层，其形成在所述沟道层与所述局部字线之间。
技术方案11.如技术方案10所述的半导体器件，还包括：
第一选择线，其被设置在所述局部字线之下，并且被所述沟道层穿通；以及
第二选择线，其被设置在所述局部字线上，并且被所述沟道层穿通。
技术方案12.如技术方案10所述的半导体器件，还包括：
管道沟道层，其被配置成与沟道层中的至少每两个连接；以及
管道栅，其被配置成包围所述管道沟道层。
技术方案13.一种半导体器件，包括：
第一材料层和第二材料层，其被交替地层叠以形成阶梯结构；
第一绝缘层，其形成在所述阶梯结构的表面上；
第三材料层，其沿着所述第一绝缘层的表面形成；以及
有源图案，其穿通所述第三材料层和所述第一绝缘层，以分别与所述第二材料层连接。
技术方案14.如技术方案13所述的半导体器件，其中，所述第三材料层由与所述第二材料层大体上相同的材料形成。
技术方案15.如技术方案13所述的半导体器件，
其中，所述第一材料层包括层间绝缘图案，
其中，所述第二材料层包括局部字线，
其中，所述第一绝缘层包括绝缘图案，以及
其中，所述第三材料层包括字线选择栅。
技术方案16.一种制造半导体器件的方法，包括：
交替地层叠第一材料层和第二材料层；
通过图案化所述第一材料层和所述第二材料层来形成阶梯结构；
沿着所述阶梯结构的表面形成第一绝缘层；
沿着所述第一绝缘层的表面形成第三材料层；
形成穿通所述第三材料层和所述第一绝缘层以分别暴露出所述第二材料层的有源孔；以及
在所述有源孔的内部分别形成与所述第二材料层连接的有源图案。
技术方案17.如技术方案16所述的方法，还包括：
在形成所述有源图案之前，沿着所述有源孔的侧壁分别形成栅绝缘层。
技术方案18.如技术方案16所述的方法，其中，所述第一材料层由绝缘材料形成，且所述第二材料层和所述第三材料层由导电材料形成。
技术方案19.如技术方案16所述的方法，其中，所述第一材料层由绝缘材料形成，所述第二材料层由牺牲材料形成，以及所述第三材料层由导电材料形成。
技术方案20.如技术方案19所述的方法，还包括：
形成穿通所述第三材料层、所述第一绝缘层、所述第一材料层和所述第二材料层的缝隙；
通过所述缝隙去除由所述牺牲材料形成的所述第二材料层来形成凹陷区；以及
用导电材料来填充所述凹陷区。
技术方案21.如技术方案16所述的方法，还包括：
形成大体上覆盖所述有源图案、所述第三材料层和所述阶梯结构的第二绝缘层；
通过刻蚀所述第二绝缘层来形成暴露出所述第三材料层的第一接触孔；
通过将导电层填充在所述第一接触孔内部，来形成与所述第三材料层连接的第一接触插塞；以及
形成与所述第一接触插塞连接的区块字线。
技术方案22.如技术方案21所述的方法，还包括：
形成穿通所述第二绝缘层以分别暴露出所述有源图案的第二接触孔；
通过将导电层填充在所述第二接触孔的内部，来形成分别与所述有源图案连接的第二接触插塞；以及
形成与所述第二接触插塞连接的全局字线。