一种测试芯片版图的生成方法.pdf

摘要
申请专利号：	CN201310065810.0	申请日：	2013.03.01
公开号：	CN103150430A	公开日：	2013.06.12
当前法律状态：	撤回	有效性：	无权
法律详情：	发明专利申请公布后的视为撤回IPC(主分类):G06F 17/50申请公布日:20130612\|\|\|实质审查的生效IPC(主分类):G06F 17/50申请日:20130301\|\|\|公开
IPC分类号：	G06F17/50	主分类号：	G06F17/50
申请人：	杭州广立微电子有限公司
发明人：	刘得金; 郑勇军; 欧阳旭; 潘伟伟
地址：	310000 浙江省杭州市西湖区华星路99号东软创业大厦B412室
优先权：
专利代理机构：	浙江杭州金通专利事务所有限公司 33100	代理人：	王桂名
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内容摘要

本发明涉及一种测试芯片版图的生成方法，包括下述步骤：先选取目标版图区域，选取后摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。本发明由于自动产生测试结构，自动布线，极大的缩短了测试芯片版图的设计周期，极大的降低了测试芯片版图的设计过程中的错误率，提高了测试精度；由于采用基于可寻址方法学的知识产权核，极大的提高了测试芯片的面积利用率，极大的降低了工艺测试成本。

权利要求书

权利要求书一种测试芯片版图的生成方法，其特征在于包括下述步骤：先选取目标版图区域，选取后摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。
如权利要求1所述测试芯片版图的生成方法，其特征在于：将选取的版图区域转变为参数化的单元，然后选取不同的参数将参数化的单元实例化，再将实例化的测试结构摆放于可寻址测试芯片版图中。
如权利要求1或2所述测试芯片版图的生成方法，其特征在于：所述的可寻址测试芯片采用基于可寻址编译器的知识产权核。
如权利要求1所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：
（1）生成测试结构：

1.  1.在芯片版图中选取一个包含所需测试位置的版图区域；

1.  2.建立引脚：在版图区域查找引脚对应的区域和几何图形，根据查找的情况决定使用已有的几何图形建立为引脚, 或者创建新的几何图形再建立为引脚；

1.  3.多次复制该版图区域，生成若干个重复单元组成的阵列；

1.  4.将所有重复单元连接而得到测试结构；
（2）将生成的测试结构摆放于可寻址测试芯片版图中并且布线，生成基于可寻址方法的测试芯片版图。
如权利要求4所述的测试芯片版图的生成方法，其特征在于：步骤（1）中1.2、1.3之间还包括：1.2‑3. 参数化版图区域的相关形状。
如权利要求4所述的测试芯片版图的生成方法，其特征在于：步骤（1）中1.1、1.2步骤之间还包括：1.1‑2. 清除不相关或不需要的版图层。
如权利要求4所述的测试芯片版图的生成方法，其特征在于：步骤（1）1.1中包括：

1.  1.1. 针对产品芯片版图定义若干设计规则，包括不同层的几何图形的宽度、距离和边界；

1.  1.2. 定义通孔层以及设置连接关系；

1.  1.3. 设置所需测试位置的坐标；

1.  1.4. 在产品芯片版图上选择一个区域，这个区域的中心是所需测试位置的坐标；

1.  1.5. 根据设计规则，清除掉违反设计规则的几何形状。
如权利要求4所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：
a. 根据技术参数定义一个待测区域的大小；
b. 设置所需测试位置的坐标信息；
c. 从产品芯片版图中选取包含每个测试位置的版图区域；
d. 确定引脚位置作为测试接线位置；
e. 在引脚上面或下面一层的通孔层或接触层上添加设置于引脚的通孔或接触点；
f. 多次复制该版图区域生成该版图区域的重复模式，形成若干重复单元的阵列；
g. 连接所有重复单元而得到测试结构；
h. 将测试结构摆放到可寻址测试芯片版图中，在上面或下面一层的导线层，将每个引脚的接触点或通孔布线接入所对应的可寻址阵列终端。
如权利要求4所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：
a. 根据技术参数定义一个区域的大小；
b. 设置所需测试位置的坐标信息；
c. 从产品芯片版图中选取包含每个测试位置的版图区域，该版图区域包括通孔层及其上下金属层；
d. 用一个或以上上层通孔连接上层金属层，并定义其为引脚；
e. 用一个或以上下层通孔连接下层金属层，并定义其为引脚；
f. 多次复制版图区域生成该区域的重复模式，形成若干重复单元的阵列；
g. 连接所有重复单元而得到测试结构；
h. 将测试结构摆放到可寻址测试芯片版图中，在上层导线层上连接上层引脚到对应的可寻址阵列终端，在下层导线层上连接下层引脚到对应的可寻址阵列终端。
如权利要求3所述的测试芯片版图的生成方法，其特征在于：所述知识产权核的类型为大规模可寻址或划片槽可寻址或晶体管阵列。

说明书

说明书一种测试芯片版图的生成方法
技术领域
本发明属于芯片测试领域，具体涉及一种测试芯片版图的生成方法。
背景技术
随着微电子技术的发展，目前集成电路进入了超深亚微米的时代，这使得电子器件的特征尺寸越来越小，芯片规模越来越大，数千万甚至超过10亿门的电路可以集成在单一的芯片上。半导体工艺已经发展到了28nm，对应版图的最小线宽越来越小，而芯片的规模越来越大，复杂度越来越高。目前的主流的光刻技术是198nm光刻技术，在系统芯片的生产过程中，会有很多因素会影响到产品成品率，这些因素包括工艺过程中造成的各种短路、断路等情况，量化这些因素对成品率的影响非常重要。因此，如何减少制造过程中的缺陷，提高成品率，成为了摆在半导体设计和制造公司面前的严峻的问题。
目前提高成品率的方法主要有：
（1）光学临近效应矫正技术：光学临近效应在先进工艺下表现更加明显，通过光刻机产生的晶圆上的图形和实际的版图会有差异，从而容易造成缺陷。因此这一技术在生产之前，通过矫正技术矫正掩膜版上的图形，使得最终的生产出来的图形和原始的版图一致。
（2）测试芯片技术：针对半导体生产的各个工艺环节可能存在的导致缺陷的问题，通过将测试结构进行大量的数据实验设计，设计出测试芯片版图，再将测试芯片制造出来进行测试并且将测试数据进行数据分析，找到工艺线中引起缺陷的原因，从而提高成品率。测试芯片自然是针对工艺线中引起缺陷的原因设计的，由大量的测试结构组成。设计测试结构有两个办法：（a）通过设计参数化单元，并进行数据试验设计；（b）在已有的芯片版图里找出需要测试的位置。
（3）可制造性设计（DFM）：芯片设计的过程中，引入一些制造规则，考虑可制造性。减小系统缺陷，从而提高成品率。
上述三种方法中，测试芯片技术是最为普遍应用的技术。制造测试芯片需要创建测试结构，目前工业界采取的方法是参考产品芯片版图里面需要注意的位置和图案，这些位置和图案包括了用户所要探究的影响成品率的因素，然后手动的产生测试结构，手动产生测试芯片模板，然后通过仪器实现对测试芯片模板进行电气测试。
手动产生测试结构需要手动地切割芯片版图，或者在版图编辑器里面编辑包括所需测试位置区域的版图。因为所需测量的影响成品率的位置的数量非常多，因此手动产生测试结构的不足之处是：（1）产品里面的所需测量的位置非常的多，甚至几千个，手动产生测试模式需要大量的时间；（2）手动产生测试结构容易出错。
手动产生测试芯片模板是将焊盘排成阵列的形式，测试结构摆放在焊盘之间，进行手动摆放和布线后，测试机通过焊盘来进行电气测试。手动产生测试芯片模板流程中的不足之处是：（1）测试结构非常的多，可以是几千个到上万个，手动摆放和布线产生测试芯片模板需要大量的时间；（2）手动摆放和布线容易出错；（3）面积利用率很低，测试成本非常的高昂。
综上所述，实有必要发明一种新的测试芯片版图的生成方法，以解决上述问题。
发明内容
针对现有技术存在的不足，本发明提供了一种测试芯片版图的生成方法。
一种测试芯片版图的生成方法，包括下述步骤：先选取目标版图区域，选取后摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。
优选地，将选取的版图区域转变为参数化的单元，然后选取不同的参数将参数化的单元实例化，再将实例化的测试结构摆放于可寻址测试芯片版图中。
优选地，所述的可寻址测试芯片采用基于可寻址编译器的知识产权核。
优选地，所述的生成方法包括下述步骤：
（1）生成测试结构：
1.1. 在芯片版图中选取一个包含所需测试位置的版图区域；
1.2. 建立引脚：在版图区域查找引脚对应的区域和几何图形，根据查找的情况决定使用已有的几何图形建立为引脚, 或者创建新的几何图形再建立为引脚；
1.3. 多次复制该版图区域，生成若干个重复单元组成的阵列；
1.4. 将所有重复单元连接而得到测试结构；
（2）将生成的测试结构摆放于可寻址测试芯片版图中并且布线，生成基于可寻址方法的测试芯片版图。
上述步骤1.2中，通过在版图区域查找引脚对应的区域和几何图形，根据查找到的不同情况做如下处理：如果引脚相关的几何图形存在且引脚所在位置方便将线引出，则使用相关的几何图形建立为引脚；如果引脚相关的几何图形存在但引脚所在位置不方便将线引出，则创建新的几何图形再建立为引脚；如果引脚相关的几何图形不存在，则创建新的几何图形再建立为引脚。
优选地，步骤（1）中1.2、1.3之间还包括：1.2‑3. 参数化版图区域的相关形状。
优选地，步骤（1）中1.1、1.2步骤之间还包括：1.1‑2. 清除不相关或不需要的版图层。
优选地，步骤（1）1.1中包括：
1.1.1. 针对产品芯片版图定义若干设计规则，包括不同层的几何图形的宽度、距离和边界；
1.1.2. 定义通孔层以及设置连接关系；
1.1.3. 设置所需测试位置的坐标；
1.1.4. 在芯片版图上选择一个区域，这个区域的中心是所需测试位置的坐标；
1.1.5. 根据设计规则，清除掉违反设计规则的几何形状。
为了使测试芯片版图适用于接触层或通孔层的短路、以及导线层断路或短路情况，优选地，所述的生成方法包括下述步骤：
a. 根据技术参数定义一个待测区域的大小；
b. 设置所需测试位置的坐标信息；
c. 从芯片版图中选取包含每个测试位置的版图区域；
d. 确定引脚位置作为测试接线位置；
e. 在引脚上面或下面一层的通孔层或接触层上添加设置于引脚的通孔或接触点；
f. 多次复制该版图区域生成该版图区域的重复模式，形成若干重复单元的阵列；
g. 连接所有重复单元而得到测试结构；
h. 将测试结构摆放到可寻址测试芯片版图中，在上面或下面一层的导线层，将每个引脚的接触点或通孔布线接入所对应的可寻址阵列终端。
为了使测试芯片版图适用于通孔层断路情况，优选地，所述的生成方法包括下述步骤：
a. 根据技术参数定义一个区域的大小；
b. 设置所需测试位置的坐标信息；
c. 从产品芯片版图中选取包含每个测试位置的版图区域，该版图区域包括通孔层及其上下金属层；
d. 用一个或以上上层通孔连接上层金属层，并定义其为引脚；
e. 用一个或以上下层通孔连接下层金属层，并定义其为引脚；
f. 多次复制版图区域生成该区域的重复模式，形成若干重复单元的阵列；
g. 连接所有重复单元而得到测试结构；
h. 将测试结构摆放到可寻址测试芯片版图中，在上层导线层上连接上层引脚到对应的可寻址阵列终端，在下层导线层上连接下层引脚到对应的可寻址阵列终端。
优选地，所述知识产权核的类型为大规模可寻址或划片槽可寻址或晶体管阵列。
可寻址方法学可应用于成品率和晶体管特性的测试领域。在成品率测试方式中，待测试器件的不同层可以重叠。在晶体管特性测试方式中，待测试器件的不同层不能重叠。
本发明的有益效果是：
（1）由于自动产生测试结构，自动布线，极大的缩短了测试芯片版图的设计周期，极大的降低了测试芯片版图的设计过程中的错误率，提高了测试精度；
（2）由于采用基于可寻址方法学的知识产权核，极大的提高了测试芯片的面积利用率，极大的降低了工艺测试成本。
附图说明
图1是本发明测试芯片版图生成方法的整体流程图。
图2是本发明选取版图区域的流程图。
图3是本发明选取版图区域经过一次复制摆放生成的测试结构图。
图4为本发明选取版图区域经过多次复制摆放生成的测试结构图。
图5为本发明中定义设计规则的示意图。
图6为本发明中定义通孔层的示意图。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，但本发明的保护范围并不限于此。
如图1所示，一种测试芯片版图的生成方法，先选取芯片的待测版图区域，选取后摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。具体包括下述步骤：
（1）生成测试结构：
1.1. 在芯片版图中选取一个包含所需测试位置的版图区域；图3中，左边为芯片版图，中间为选取的版图区域，右边为含有所需测试位置的局部放大。图4中，左边为芯片版图，中间为选取的版图区域。
1.1‑2. 清除不相关或不需要的版图层；
1.2. 建立引脚：在版图区域查找引脚对应的区域和几何图形，根据查找的情况决定使用已有的几何图形建立为引脚, 或者创建新的几何图形再建立为引脚。
具体而言，如果引脚相关的几何图形存在且引脚所在位置方便将线引出，则使用相关的几何图形建立为引脚；如果引脚相关的几何图形存在但引脚所在位置不方便将线引出，则创建新的几何图形再建立为引脚；如果引脚相关的几何图形不存在，则创建新的几何图形再建立为引脚。
1.2‑3. 参数化版图区域的相关形状；
1.3. 一次或多次复制该版图区域，生成若干个重复单元组成的阵列；
1.4. 将所有重复单元连接而得到测试结构；
（2）可寻址编译：将生成的测试结构摆放于可寻址测试芯片版图中并且布线，生成基于可寻址方法的测试芯片版图。
参照图2所示，步骤（1）1.1中包括：
1.1.1. 针对芯片版图定义若干设计规则，包括不同层的几何图形的宽度、距离和边界，如图5所示；
1.1.2. 定义通孔层以及设置连接关系；如图6所示，定义通孔层为金属层1和金属层2的连接层；
1.1.3. 设置所需测试位置的坐标；
1.1.4. 在芯片版图上选择一个区域，这个区域的中心是所需测试位置的坐标；
1.1.5. 根据设计规则，清除掉违反设计规则的几何形状。
步骤1.1‑2清除不相关的层，不同类型的测量位置移除的层也不同。如果要测试芯片中晶体管的导通电阻、关断电流等性能参数，需要将晶体管作为包含所需测量位置的版图区域，则需要清除第二层金属层以上的层；。如果要测试版图中是否存在金属层的短路，则需要清除不需要的层，保留金属层1、通孔层、以及金属层2。图3/图4左边均为清除前的图，中间、右边均为清除后的图。
步骤1.2. 建立引脚，如图3所示，晶体管有源端（S），漏端（D），栅极（G），衬底（B），则在对应的测量区域找到这些引脚对应的几何图形；如图4所示，引脚相关的几何图形已经存在，然后移除不需要的金属层通孔层的几何图形即可。
步骤1.3中版图区域经一次或多次复制，形成若干个重复单元的阵列。图3中，中间为选取的版图区域，也即一次复制摆放。图4中，右边为版图区域经重复摆放形成了2×2的阵列。步骤1.2‑3参数化是指将版图区域的几何图形的线宽、间距等设置为不同参数（变量），从而将选取的版图区域转变为参数化的单元，然后可以对这些参数赋予一定数值，而将参数化的单元实例化。
步骤（2）可寻址编译是将测试结构摆放于可寻址测试芯片版图中并且布线，生成测试芯片版图。可寻址编译步骤采用已设计好的基于特定半导体生产工艺的可寻址编译器的知识产权核，能够对测试结构自动布局、布线，实现整个可寻址测试芯片的全局规划，自动产生测试算法和测试方案。所述可寻址编译器继承了可寻址方法学的优点，减少了由于可寻址方法学导致的设计复杂度，缩短了设计周期。
以上所述仅为本发明的较佳实施例，凡依据本发明申请专利范围所做的均等变化与修饰，皆应属于本发明的涵盖范围。
在测试芯片版图生成以后，交付由半导体生产厂商生产，等到测试芯片制造出来以后，由测试芯片测试机进行测试，再对测试结果进行数据分析，从而找出在芯片制造过程中影响不良率的关键因素。

资源描述

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1、(10)申请公布号 CN 103150430 A(43)申请公布日 2013.06.12CN103150430A*CN103150430A*(21)申请号 201310065810.0(22)申请日 2013.03.01G06F 17/50(2006.01)(71)申请人杭州广立微电子有限公司地址 310000 浙江省杭州市西湖区华星路99号东软创业大厦B412室(72)发明人刘得金郑勇军欧阳旭潘伟伟(74)专利代理机构浙江杭州金通专利事务所有限公司 33100代理人王桂名(54) 发明名称一种测试芯片版图的生成方法(57) 摘要本发明涉及一种测试芯片版图的生成方法，包括下述步骤：先选取。

2、目标版图区域，选取后摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。本发明由于自动产生测试结构，自动布线，极大的缩短了测试芯片版图的设计周期，极大的降低了测试芯片版图的设计过程中的错误率，提高了测试精度；由于采用基于可寻址方法学的知识产权核，极大的提高了测试芯片的面积利用率，极大的降低了工艺测试成本。(51)Int.Cl.权利要求书2页说明书5页附图2页(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书2页说明书5页附图2页(10)申请公布号 CN 103150430 ACN 103150430 A。

3、1/2页21.一种测试芯片版图的生成方法，其特征在于包括下述步骤：先选取目标版图区域，选取后摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。2.如权利要求1所述测试芯片版图的生成方法，其特征在于：将选取的版图区域转变为参数化的单元，然后选取不同的参数将参数化的单元实例化，再将实例化的测试结构摆放于可寻址测试芯片版图中。3.如权利要求1或2所述测试芯片版图的生成方法，其特征在于：所述的可寻址测试芯片采用基于可寻址编译器的知识产权核。4.如权利要求1所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：（1）生。

4、成测试结构：1.1.在芯片版图中选取一个包含所需测试位置的版图区域；1.2.建立引脚：在版图区域查找引脚对应的区域和几何图形，根据查找的情况决定使用已有的几何图形建立为引脚, 或者创建新的几何图形再建立为引脚；1.3.多次复制该版图区域，生成若干个重复单元组成的阵列； 1.4.将所有重复单元连接而得到测试结构；（2）将生成的测试结构摆放于可寻址测试芯片版图中并且布线，生成基于可寻址方法的测试芯片版图。5.如权利要求4所述的测试芯片版图的生成方法，其特征在于：步骤（1）中1.2、1.3之间还包括：1.2-3. 参数化版图区域的相关形状。6.如权利要求4所述的测试芯片版图的生成方法，其特征在于：。

5、步骤（1）中1.1、1.2步骤之间还包括：1.1-2. 清除不相关或不需要的版图层。7.如权利要求4所述的测试芯片版图的生成方法，其特征在于：步骤（1）1.1中包括：1.1.1. 针对产品芯片版图定义若干设计规则，包括不同层的几何图形的宽度、距离和边界； 1.1.2. 定义通孔层以及设置连接关系； 1.1.3. 设置所需测试位置的坐标； 1.1.4. 在产品芯片版图上选择一个区域，这个区域的中心是所需测试位置的坐标； 1.1.5. 根据设计规则，清除掉违反设计规则的几何形状。8.如权利要求4所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：a. 根据技术参数定义一个待测区域。

6、的大小；b. 设置所需测试位置的坐标信息；c. 从产品芯片版图中选取包含每个测试位置的版图区域；d. 确定引脚位置作为测试接线位置；e. 在引脚上面或下面一层的通孔层或接触层上添加设置于引脚的通孔或接触点；f. 多次复制该版图区域生成该版图区域的重复模式，形成若干重复单元的阵列；g. 连接所有重复单元而得到测试结构；h. 将测试结构摆放到可寻址测试芯片版图中，在上面或下面一层的导线层，将每个引权利要求书CN 103150430 A2/2页3脚的接触点或通孔布线接入所对应的可寻址阵列终端。9.如权利要求4所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：a. 根据技术。

7、参数定义一个区域的大小；b. 设置所需测试位置的坐标信息；c. 从产品芯片版图中选取包含每个测试位置的版图区域，该版图区域包括通孔层及其上下金属层；d. 用一个或以上上层通孔连接上层金属层，并定义其为引脚；e. 用一个或以上下层通孔连接下层金属层，并定义其为引脚；f. 多次复制版图区域生成该区域的重复模式，形成若干重复单元的阵列；g. 连接所有重复单元而得到测试结构；h. 将测试结构摆放到可寻址测试芯片版图中，在上层导线层上连接上层引脚到对应的可寻址阵列终端，在下层导线层上连接下层引脚到对应的可寻址阵列终端。10.如权利要求3所述的测试芯片版图的生成方法，其特征在于：所述知识产权核的类型为大规。

8、模可寻址或划片槽可寻址或晶体管阵列。权利要求书CN 103150430 A1/5页4一种测试芯片版图的生成方法0001 技术领域本发明属于芯片测试领域，具体涉及一种测试芯片版图的生成方法。背景技术0002 随着微电子技术的发展，目前集成电路进入了超深亚微米的时代，这使得电子器件的特征尺寸越来越小，芯片规模越来越大，数千万甚至超过10亿门的电路可以集成在单一的芯片上。半导体工艺已经发展到了28nm，对应版图的最小线宽越来越小，而芯片的规模越来越大，复杂度越来越高。目前的主流的光刻技术是198nm光刻技术，在系统芯片的生产过程中，会有很多因素会影响到产品成品率，这些因素包括工艺过程中造成的。

9、各种短路、断路等情况，量化这些因素对成品率的影响非常重要。因此，如何减少制造过程中的缺陷，提高成品率，成为了摆在半导体设计和制造公司面前的严峻的问题。0003 目前提高成品率的方法主要有：（1）光学临近效应矫正技术：光学临近效应在先进工艺下表现更加明显，通过光刻机产生的晶圆上的图形和实际的版图会有差异，从而容易造成缺陷。因此这一技术在生产之前，通过矫正技术矫正掩膜版上的图形，使得最终的生产出来的图形和原始的版图一致。0004 （2）测试芯片技术：针对半导体生产的各个工艺环节可能存在的导致缺陷的问题，通过将测试结构进行大量的数据实验设计，设计出测试芯片版图，再将测试芯片制造出来进行测试并且将测试。

10、数据进行数据分析，找到工艺线中引起缺陷的原因，从而提高成品率。测试芯片自然是针对工艺线中引起缺陷的原因设计的，由大量的测试结构组成。设计测试结构有两个办法：（a）通过设计参数化单元，并进行数据试验设计；（b）在已有的芯片版图里找出需要测试的位置。0005 （3）可制造性设计（DFM）：芯片设计的过程中，引入一些制造规则，考虑可制造性。减小系统缺陷，从而提高成品率。0006 上述三种方法中，测试芯片技术是最为普遍应用的技术。制造测试芯片需要创建测试结构，目前工业界采取的方法是参考产品芯片版图里面需要注意的位置和图案，这些位置和图案包括了用户所要探究的影响成品率的因素，然后手动的产生测试结构，手动。

11、产生测试芯片模板，然后通过仪器实现对测试芯片模板进行电气测试。0007 手动产生测试结构需要手动地切割芯片版图，或者在版图编辑器里面编辑包括所需测试位置区域的版图。因为所需测量的影响成品率的位置的数量非常多，因此手动产生测试结构的不足之处是：（1）产品里面的所需测量的位置非常的多，甚至几千个，手动产生测试模式需要大量的时间；（2）手动产生测试结构容易出错。0008 手动产生测试芯片模板是将焊盘排成阵列的形式，测试结构摆放在焊盘之间，进行手动摆放和布线后，测试机通过焊盘来进行电气测试。手动产生测试芯片模板流程中的不足之处是：（1）测试结构非常的多，可以是几千个到上万个，手动摆放和布线产生测试芯片。

12、模板需要大量的时间；（2）手动摆放和布线容易出错；（3）面积利用率很低，测试成本非常的高昂。说明书CN 103150430 A2/5页50009 综上所述，实有必要发明一种新的测试芯片版图的生成方法，以解决上述问题。发明内容0010 针对现有技术存在的不足，本发明提供了一种测试芯片版图的生成方法。0011 一种测试芯片版图的生成方法，包括下述步骤：先选取目标版图区域，选取后摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。 0012 优选地，将选取的版图区域转变为参数化的单元，然后选取不同的参数将参数化的单元实例化，再将。

13、实例化的测试结构摆放于可寻址测试芯片版图中。0013 优选地，所述的可寻址测试芯片采用基于可寻址编译器的知识产权核。0014 优选地，所述的生成方法包括下述步骤：（1）生成测试结构：1.1. 在芯片版图中选取一个包含所需测试位置的版图区域；1.2. 建立引脚：在版图区域查找引脚对应的区域和几何图形，根据查找的情况决定使用已有的几何图形建立为引脚, 或者创建新的几何图形再建立为引脚；1.3. 多次复制该版图区域，生成若干个重复单元组成的阵列； 1.4. 将所有重复单元连接而得到测试结构；（2）将生成的测试结构摆放于可寻址测试芯片版图中并且布线，生成基于可寻址方法的测试芯片版图。0015 上述步。

14、骤1.2中，通过在版图区域查找引脚对应的区域和几何图形，根据查找到的不同情况做如下处理：如果引脚相关的几何图形存在且引脚所在位置方便将线引出，则使用相关的几何图形建立为引脚；如果引脚相关的几何图形存在但引脚所在位置不方便将线引出，则创建新的几何图形再建立为引脚；如果引脚相关的几何图形不存在，则创建新的几何图形再建立为引脚。0016 优选地，步骤（1）中1.2、1.3之间还包括：1.2-3. 参数化版图区域的相关形状。0017 优选地，步骤（1）中1.1、1.2步骤之间还包括：1.1-2. 清除不相关或不需要的版图层。0018 优选地，步骤（1）1.1中包括：1.1.1. 针对产品芯片版图定义若。

15、干设计规则，包括不同层的几何图形的宽度、距离和边界； 1.1.2. 定义通孔层以及设置连接关系；1.1.3. 设置所需测试位置的坐标；1.1.4. 在芯片版图上选择一个区域，这个区域的中心是所需测试位置的坐标；1.1.5. 根据设计规则，清除掉违反设计规则的几何形状。0019 为了使测试芯片版图适用于接触层或通孔层的短路、以及导线层断路或短路情况，优选地，所述的生成方法包括下述步骤：a. 根据技术参数定义一个待测区域的大小；b. 设置所需测试位置的坐标信息；c. 从芯片版图中选取包含每个测试位置的版图区域；说明书CN 103150430 A3/5页6d. 确定引脚位置作为测试接线位置；e.。

16、在引脚上面或下面一层的通孔层或接触层上添加设置于引脚的通孔或接触点；f. 多次复制该版图区域生成该版图区域的重复模式，形成若干重复单元的阵列；g. 连接所有重复单元而得到测试结构；h. 将测试结构摆放到可寻址测试芯片版图中，在上面或下面一层的导线层，将每个引脚的接触点或通孔布线接入所对应的可寻址阵列终端。0020 为了使测试芯片版图适用于通孔层断路情况，优选地，所述的生成方法包括下述步骤：a. 根据技术参数定义一个区域的大小；b. 设置所需测试位置的坐标信息；c. 从产品芯片版图中选取包含每个测试位置的版图区域，该版图区域包括通孔层及其上下金属层；d. 用一个或以上上层通孔连接上层金属层，并。

17、定义其为引脚；e. 用一个或以上下层通孔连接下层金属层，并定义其为引脚；f. 多次复制版图区域生成该区域的重复模式，形成若干重复单元的阵列；g. 连接所有重复单元而得到测试结构；h. 将测试结构摆放到可寻址测试芯片版图中，在上层导线层上连接上层引脚到对应的可寻址阵列终端，在下层导线层上连接下层引脚到对应的可寻址阵列终端。0021 优选地，所述知识产权核的类型为大规模可寻址或划片槽可寻址或晶体管阵列。0022 可寻址方法学可应用于成品率和晶体管特性的测试领域。在成品率测试方式中，待测试器件的不同层可以重叠。在晶体管特性测试方式中，待测试器件的不同层不能重叠。0023 本发明的有益效果是：（1）由。

18、于自动产生测试结构，自动布线，极大的缩短了测试芯片版图的设计周期，极大的降低了测试芯片版图的设计过程中的错误率，提高了测试精度；（2）由于采用基于可寻址方法学的知识产权核，极大的提高了测试芯片的面积利用率，极大的降低了工艺测试成本。附图说明0024 图1是本发明测试芯片版图生成方法的整体流程图。0025 图2是本发明选取版图区域的流程图。0026 图3是本发明选取版图区域经过一次复制摆放生成的测试结构图。0027 图4为本发明选取版图区域经过多次复制摆放生成的测试结构图。0028 图5为本发明中定义设计规则的示意图。0029 图6为本发明中定义通孔层的示意图。具体实施方式0030 下面结合附图。

19、和具体实施例对本发明作进一步说明，但本发明的保护范围并不限于此。0031 如图1所示，一种测试芯片版图的生成方法，先选取芯片的待测版图区域，选取后说明书CN 103150430 A4/5页7摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。具体包括下述步骤：（1）生成测试结构：1.1. 在芯片版图中选取一个包含所需测试位置的版图区域；图3中，左边为芯片版图，中间为选取的版图区域，右边为含有所需测试位置的局部放大。图4中，左边为芯片版图，中间为选取的版图区域。0032 1.1-2. 清除不相关或不需要的版图层；1.2. 建。

20、立引脚：在版图区域查找引脚对应的区域和几何图形，根据查找的情况决定使用已有的几何图形建立为引脚, 或者创建新的几何图形再建立为引脚。0033 具体而言，如果引脚相关的几何图形存在且引脚所在位置方便将线引出，则使用相关的几何图形建立为引脚；如果引脚相关的几何图形存在但引脚所在位置不方便将线引出，则创建新的几何图形再建立为引脚；如果引脚相关的几何图形不存在，则创建新的几何图形再建立为引脚。0034 1.2-3. 参数化版图区域的相关形状；1.3. 一次或多次复制该版图区域，生成若干个重复单元组成的阵列；1.4. 将所有重复单元连接而得到测试结构；（2）可寻址编译：将生成的测试结构摆放于可寻址测试。

21、芯片版图中并且布线，生成基于可寻址方法的测试芯片版图。0035 参照图2所示，步骤（1）1.1中包括：1.1.1. 针对芯片版图定义若干设计规则，包括不同层的几何图形的宽度、距离和边界，如图5所示； 1.1.2. 定义通孔层以及设置连接关系；如图6所示，定义通孔层为金属层1和金属层2的连接层；1.1.3. 设置所需测试位置的坐标； 1.1.4. 在芯片版图上选择一个区域，这个区域的中心是所需测试位置的坐标； 1.1.5. 根据设计规则，清除掉违反设计规则的几何形状。0036 步骤1.1-2清除不相关的层，不同类型的测量位置移除的层也不同。如果要测试芯片中晶体管的导通电阻、关断电流等性能参数，需。

22、要将晶体管作为包含所需测量位置的版图区域，则需要清除第二层金属层以上的层；。如果要测试版图中是否存在金属层的短路，则需要清除不需要的层，保留金属层1、通孔层、以及金属层2。图3/图4左边均为清除前的图，中间、右边均为清除后的图。0037 步骤1.2. 建立引脚，如图3所示，晶体管有源端（S），漏端（D），栅极（G），衬底（B），则在对应的测量区域找到这些引脚对应的几何图形；如图4所示，引脚相关的几何图形已经存在，然后移除不需要的金属层通孔层的几何图形即可。0038 步骤1.3中版图区域经一次或多次复制，形成若干个重复单元的阵列。图3中，中间为选取的版图区域，也即一次复制摆放。图4中，右边为版图。

23、区域经重复摆放形成了22的阵列。步骤1.2-3参数化是指将版图区域的几何图形的线宽、间距等设置为不同参数（变量），从而将选取的版图区域转变为参数化的单元，然后可以对这些参数赋予一定数值，而将参数化的单元实例化。说明书CN 103150430 A5/5页80039 步骤（2）可寻址编译是将测试结构摆放于可寻址测试芯片版图中并且布线，生成测试芯片版图。可寻址编译步骤采用已设计好的基于特定半导体生产工艺的可寻址编译器的知识产权核，能够对测试结构自动布局、布线，实现整个可寻址测试芯片的全局规划，自动产生测试算法和测试方案。所述可寻址编译器继承了可寻址方法学的优点，减少了由于可寻址方法学导致的设计复杂度，缩短了设计周期。0040 以上所述仅为本发明的较佳实施例，凡依据本发明申请专利范围所做的均等变化与修饰，皆应属于本发明的涵盖范围。0041 在测试芯片版图生成以后，交付由半导体生产厂商生产，等到测试芯片制造出来以后，由测试芯片测试机进行测试，再对测试结果进行数据分析，从而找出在芯片制造过程中影响不良率的关键因素。说明书CN 103150430 A1/2页9图1图2图3说明书附图CN 103150430 A2/2页10图4图5图6说明书附图CN 103150430 A10。

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