降低泄漏电流的电路装置 本发明涉及一种电路装置，这种电路装置具有由低截止电压的晶体管(NV-晶体管)组成的电路部分。
特别在移动应用中，微电子电路装置的低功率消耗是一个理想值，因为在已有电池或者蓄电池容量的情况下，这相应延长了工作时间。例如通过降低电源电压实现了低功率消耗，但是在MOS晶体管中这将降低开关速度。如果除了低功率消耗，同时还需要晶体管开关速度高，那么除了电源电压，还必须降低晶体管的截止电压。例如当电源电压为1伏时，典型的晶体管的截止电压必须为0.3到0.2伏(相当于电源电压的四分之一)，与之相比电源电压3.3伏时，截止电压为0.6到约0.4伏。但是在晶体管闭合也就是没有控制时，低截止电压引起泄漏电流显著提高，特别在电路装置长时间处于备用阶段时，这将导致电池或者蓄电池存在负载。
这里建议了多种措施，能够降低电路装置在备用阶段的静态泄漏电流。
例如在Shin’ichiro Mutoh等人在1996年，IEEE国际固态电路会议，从168页起建议在一个电路装置中使用具有若干个截止电压的晶体管，所谓的多泄漏电压CMOS晶体管。这时，通过高截止电压的PMOS和/或者NMOS晶体管，微电子电路装置连接到电源电压VDD或者VSS上。在活动状态中，控制这些晶体管(栅极电压VDD和VSS位于NMOS和/或者PMOS晶体管上)，局部电源线VDDL和VSSL因此位于VDD或者VSS上。在备用模式中，晶体管闭合(将VSS和VDD栅极电压置于NMOS和/或者PMOS晶体管上)，因此由于开关晶体管高截止电压，降低了泄漏电流，降低了功率消耗。
因此存储电路部分保持它的信息，一般应有其他的保护措施。因为如果高电压开关晶体管闭合，导致电路装置的NV晶体管(低截止电压晶体管)的高泄漏电流在一段时间后和电路装置的范围内所有电压相适应，那么将因此丢失电路部分中存储元素的信息。避免信息丢失的可能性在于：在存储电路部分中使用高截止电压晶体管。然而由于存储电路部分的匹配，基本上必须重新设计电路。
在备用阶段降低静态泄漏功率消耗地另外措施是：偏置用于提高有效截止电压的槽和衬底电位。在“偏置”表示下公开的措施有例如在Tadahiro Kuroda等人的IEEE国际固态电路会议，1996年，166页起说明的措施。在备用阶段，将槽的电压提高到电源电压VDD的上面，将衬底电位减小到电源电压VSS的下面。这导致PMOS和/或者NMOS晶体管高的截止电压，具有相应低的泄漏电流。这种措施的缺点是需要另外两个电压，并且不依赖于备用阶段的持续时间，总是需要同样的电能对衬底和槽充电。如果电路部分不活动，那么可能仅影响位于槽中的晶体管的截止电压(在n槽处理中，这些晶体管都是PMOS晶体管)，并且对于所有电路部分衬底电位都是相同的。
在德国公开文献DE19515417A1中公开了控制功率MOSFET的电路装置，其中，一个控制IC通过一个可控制开关连接到电源电压上，具体方式为：当功率MOSFET断开时，控制IC通过可控制开关连接。因此通过控制IC实现了显著降低了静态电流。
基于本发明的任务是：可以使用一个特别用于移动应用的具有低功率消耗的微电子电路装置，其中除了保证一个小的电流功率消耗，同时还保证晶体管高的开关速度，其中可以减小当电路部分晶体管闭合、没有被控制时的泄漏电流，特别当电路装置处于长时间的备用阶段时，可以减小电池或者蓄电池的负载。
通过根据权利要求1的电路装置完成这个任务。
根据本发明，电路部分通过一个高截止电压的晶体管(HV晶体管)的中间连接耦合到电源电压(VDD,VSS)，其中一个NV控制晶体管并联连接到HV开关晶体管。
本发明通过使用具有高和低截止电压晶体管可以降低电路和电路部分的泄漏电流，这个电路部分包括低截止电压晶体管(NV晶体管)，其中根据本发明的解决方案相对于以前的措施具有下面的优点：
-保证了保持在电路部分的存储元素中的数据，在存储的电路部分中不需要别的保护措施，
-不需要若干个电源电压和/或者电源电压控制。
通过数据控制信号实现了从活动模式到备用模式的转换，其中根据本发明的措施的优点是对于电路部分可以独自应用。
在从属权利要求中说明了本发明另外的适合的设计。
下面根据附图中说明的实施例详细说明本发明。图示说明分别说明了：
图1A一个根据第一个实施例的本发明的电路装置；
图1B根据第一个实施例的电路装置的电源电压VDDL的时间曲线变化的简图；
图2A一个根据第二个实施例的根据本发明的电路装置；
图2B根据第二个实施例的电路装置的电源电压VDDL和VSSL的时间曲线变化的简图；
图3A一个根据第三个实施例的根据本发明的电路装置；
图3B根据第三个实施例的电路装置的电源电压VDDL和VSSL的时间曲线变化的简图；
图4A一个根据第四个实施例的根据本发明的电路装置；
图4B根据第四个实施例的电路装置的电源电压VDDL和VSSL的时间曲线变化的简图；
图5A一个根据第五个实施例的根据本发明的电路装置；
图5B根据第五个实施例的电路装置的电源电压VDDL和VSSL的时间曲线变化的简图；
图6相对于电源电压Vds的PMOS泄漏电流的曲线说明图。
在下面根据图说明的本发明的实施例中，相同的参考数字表示相同的电路组成部分。下面具有高截止电压的晶体管(即截止电压Vth大约为0.4V到0.6V)称作HV晶体管(高Vth晶体管)，具有低截止电压的晶体管称作NV晶体管(低Vth晶体管)。对所说明的实施例用简图举例说明，这根据模拟来检验，其中存储的电路部分和组合的电路部分总是一起被称作块电路，它依赖于局部电源电压线VDDL和/或者VSSL。包括在这个所谓块中的存储和组合电路部分的所有晶体管具有低截止电压，对于NMOS和/或者PMOS晶体管低截止电压lowVthn,lowVthp~0.25伏。对于开关晶体管，使用截止电压highVthn,highVthp~0.5伏的HV晶体管。
在对于每个实施例说明的关于VDDL和VSSL中，活动阶段达0.5μs，此后，开始备用阶段，这个备用阶段持续到65μs。接着开始另一个活动阶段。
在所有的实施例中，如下统一表示下面的部分：
1电路块
2存储电路部分
3组合电路部分
4数据输入(数据)
5时钟输入(时钟)
6组合电路部分3的输出
7,11高压衬底
8,12槽电压
9,13低压衬底
10,14衬底电压
15存储电路部分2的数据输出
16组合电路部分3的输入
17,18控制信号，开关晶体管
MP1,MN1 高截止电压的开关晶体管(HV晶体管)
MNH1,MPH1 低截止电压控制晶体管(NV晶体管)
在根据图1A的实施例中，根据本发明的电路装置将一个NV-NMOS晶体管MNH1并联连接到HV-PMOS开关晶体管MP1，使用全局电源电压VDD控制这个晶体管的栅极。NV晶体管MNH1表示一个和HV开关晶体管MP1并联连接的二极管，极性与NV晶体管MNH1反向。当电路装置活动状态时，晶体管MP1导通，局部电源电压线VDDL位于电源电压VDD上。如果晶体管MP1闭合，基于块1中电路部分2和3的NV晶体管的高泄漏电流，VDDL电位下降(图1B)。如果VDDL的电位达到值VDD-lowVthn*，那么晶体管MNH1导通。因此电位保持在这个值上，所以存储电路部分2能够保持它的数据。这个值lowVthn*是通过衬底控制效果提高的NV晶体管的截止电压，因为衬底位于一个比晶体管MNH1的源极低电位上。
从泄漏电流对漏-源极电压的依赖性可以实现降低泄漏电流。在图6中根据测量结果说明这个事实。其中源漏极电压Vds向右和PMOS泄漏电流(截止电压Vth=0.2V)向上隆起。如果源漏极电压Vds从1伏例如降低到0.5伏，那么泄漏电流例如降低大约70％。这意味着电压供给不必提供工作状态(当1伏)中块1的泄漏电流，而是仅需要提供降低到三分之一的泄漏电流。如果漏源极电压Vds还较低，那么一次明确的降低可行。
在根据图2A的第二个实施例的电路装置中，在电路装置范围内，槽电位与电压供给VBDL分开输出，并且和VDD连接，通过Vds依赖性，可能另外降低泄漏电流。在根据图2A电流装置的活动状态中，晶体管MP1和MN1导通，电位线VDDL和VSSL位于电位VDD和/或VSS上。如果晶体管MP1闭合，那么基于块1的NV晶体管的高泄漏电流，那么VDDL的电位下降(图2B)。如果VDDL的电位达到值VDD-lowVthn*，那么晶体管开始导通电流。如果对于电位VSSL同样出现：如果电位VSS达到值VSS+lowVthp*=lowVthp*(由于VSS=0)，那么晶体管MPH1开始导通。因此，电位VDDL和VSSL保持在这个值上，因此存储电路部分2可以保持它的数据。值lowVthn*和lowVthp*是通过衬底控制效果提高的NV晶体管的截止电压(槽和衬底位于一个比各个源极较高的或者较低的电位)。这里对于在开关部分2和3中闭合晶体管的源漏极电压明确降低到VDD的一半以下，这将形成下一个较低的泄漏电流。同时提高了块1中NV晶体管的有效截止电压，因为衬底电位和槽电位保持在VSS和/或者VDD上。这对应于在没有附加的电压源时衬底的偏压。因此提高的截止电压导致进一步降低电路部分2和3的泄漏电流，这由电源供给VDD提供。根据模拟，泄漏电流可以降低到1伏时的1/15。
图3A说明一个修改过的第三个实施例，其中，与以上说明的第二个实施例相比，仅仅需要使用一个(数字)HV开关晶体管MN1，具有一个作为二极管并联到开关NV晶体管MNH1。优点在于：与上面说明的实施例相比，开关晶体管MN1和“二极管晶体管”MPH1需要的面积降低一半。在这种情况中，在块1的电路部分2和3的N沟道NV晶体管中，仅通过衬底控制效应提高截止电压。在阻塞的P沟道NV晶体管中，通过低的漏源极电压降低泄漏电流。根据模拟，和1伏比较，泄漏电流可以确定将低到1/10。图3B说明VDDL和VSSL在备用阶段的变化。
在以上提到的实施例中，使用极性相反的开关NV晶体管作为二极管(相对于HV开关晶体管)。这将导致VDDL和/或者VSSL的电位降低和/或者升高lowVthp*和/或者lowVthn*，它借助于衬底控制效果，提高NV晶体管的截止电压。然而同样还可以优选的将NV开关晶体管和作为二极管连接的NV晶体管极性相同地并联连接。这种情况作为第四个实施例在图4A中说明。在根据图4A的电路装置中，VDDL和VSSL的电位偏移lowVthp或者lowVthn，也就是偏移具有衬底和槽电位VSS和/或者VDD(在MNH1和MPH1中没有衬底控制效果)的NV晶体管的截止电压。图4B说明在备用阶段VDDL和VSSL的变化。
对于VDDL和VSSL偏移lowVthp和/或者lowVthn的情况，像在以上实施例中没有充分说明的，也就是块1中NV晶体管的源漏电压太高了，根据图5A的实施例提供了下面的解决方案：通过作为二极管连接的NV晶体管(具有和HV晶体管相同极性)的串联电路，VDDL和VSSL的电位偏移lowVthp和/或者lowVthn的数倍。在根据图5A的实施例中，因此两个NV晶体管MPH1、MPH2和/或者MNH1和MNH2并联接连到开关晶体管MP1和/或者MN1上。图5B再次说明VDDL和VSSL在备用阶段的变化曲线。