带有命令获取单元的命令输入电路 【技术领域】
本发明涉及一种命令输入电路，它与时钟信号同步地区别接收和获取(或锁存)一系列命令。本发明还涉及包括上述命令输入电路的数据处理装置。该数据处理装置根据这一系列命令处理数据(例如处理或存储)。通常，这种命令输入电路或数据处理装置能在一半导体装置中实现。例如，本发明能在半导体存储装置中使用。背景技术
图13显示传统的命令输入装置的一个实例。
在图13的命令输入电路中，输入电路1包括一个输入放大器1a，它接收传递命令的信号，把这些信号与参考电压Vref进行比较，进行信号整形，并输出整形后的信号。时钟缓存器电路2接收和整形时钟信号，调整时钟信号电平并输出整形和电平调整后的时钟信号。当从输入电路1向第一锁存电路3提供第一命令时，第一锁存电路3锁存和输出第一命令，当从输入电路1向第二锁存电路4提供第二命令时，第二锁存电路4锁存和输出第二命令。
图14是一时序图，说明图13的命令输入电路的典型操作。
当对图13的命令输入电路加电时，第一锁存电路3在时钟信号的第0个上升沿的时刻被复位，如图14中(A)所示，于是第一锁存电路3进入能接收新命令地状态。
接下来，当在图14中(B)所示时钟信号第一上升沿的时刻，传递第一命令的信号输入到输入电路1中，该输入电路1对信号整形，并把整形后的信号提供给第一锁存电路3和第二锁存电路4。在此时，第一锁存电路3确定所提供的命令是否是第一命令，以及所提供的命令是否是正常的命令。当第一锁存电路3确定一个正常的第一命令被提供给第一锁存电路3时，第一锁存电路3把启动信号#2置于有效状态(“H”电平)，如图14中的(D)所示，这里启动信号#2从第一锁存电路3提供给第二锁存电路4。
当第二锁存电路4检测到有效的启动信号#2时，在时钟信号的第二上升沿时刻，第二锁存电路4锁存提供给第二锁存电路4的第二命令。然后，第二锁存电路确定所提供的命令是否是第二命令，以及所提供的命令是否是正常的。当第二锁存电路4确定一个正常的第二命令提供给第二锁存电路4时，该第二锁存电路4把启动信号#1置于有效状态(“H”电平)，如图14中的(C)所示，这里启动信号#1从第二锁存电路4提供给第一锁存电路3。
然后，当在时钟信号的第四上升沿时刻传递第一命令的信号再次输入到输入电路1时，第一锁存电路3以在时钟信号第一上升沿的时刻相同的方式接收和处理该传递第一命令的信号。
通过重复上述操作，第一和第二命令被分开并提供给后面跟随的各级。
图15示意性说明图13所示命令输入电路的操作。如图15中所示，通过输入电路1输入的每个命令被提供给第一锁存电路3和第二锁存电路4二者。当所提供的命令是第一命令时，第一锁存电路3锁存和输出该命令并把启动信号#2置于有效状态(“H”电平)。另一方面，当人第一锁存电路3提供给第二锁存电路4的启动信号#2为有效时，第二锁存电路4锁存和输出下一个输入的命令并把启动信号#1置于有效状态(“H”电平)。
然而，在上述命令输入电路中，当命令被输入到锁存电路时，要求第一和第二锁存电路每个都要确定提供给锁存电路的命令是否是适当的和正常的，并产生启动信号#1或启动信号#2。就是说，每次输入一个命令时，要求第一和第二锁存电路每个都要进行判定。所以，当时钟信号频率增大时，不可能使每个锁存电路有足够的时间进行这种判定和期望命令输入电路正常地工作。发明内容
本发明的一个目的是提供一种命令输入电路，即使在时钟信号频率高时它也能与时钟信号同步地分别接收一系列命令。
本发明的另一个目的是提供一种包括命令输入电路的数据处理装置，该命令输入电路即使在时钟信号频率高时也能与时钟信号同步地分别接收一系列命令。
(1)根据本发明的第一方面，提供了一种命令输入电路，该电路包含时钟信号提供单元、命令输入单元以及第一和第二命令获取单元。时钟信号提供单元向第一和第二命令获取单元提供时钟信号。命令输入单元接收第一和第二命令，并将第一和第二命令提供给第一和第二命令获取单元。第一命令获取单元响应时钟信号的第一边沿而获取第一命令，这里的第一边沿是时钟信号的上升沿和下降沿之一。第二命令获取单元响应时钟信号的第二边沿而获取第二命令，这里的第二边沿是不同于第一边沿的一个时钟信号边沿。
(2)根据本发明的第二方面，提供了一个数据处理装置，其包含：时钟信号提供单元；命令输入单元；第一和第二命令获取单元；以及处理单元。时钟信号提供单元向第一和第二命令获取单元提供时钟信号。命令输入单元接收第一和第二命令，并把第一和第二命令提供给第一和第二命令获取单元。第一命令获取单元响应时钟信号的第一边沿而获取第一命令，这里的第一边沿是时钟信号的上升沿和下降沿之一。第二命令获取单元响应时钟信号的第二边沿而获取第二命令，这里的第二边沿是时钟信号的不同于第一边沿的一个时钟信号边沿。处理单元根据第一和第二命令进行处理。
根据本发明的第二方面构成的数据处理装置可以有如下附加特性(i)至(v)中的一个或它们的任何组合。
(i)当处理单元接收第一命令时，处理单元可以开始处理。
(ii)当根据本发明的第二方面构成的数据处理装置具有上述特性(i)时，当处理单元确定第二命令不是正常命令时该处理单元可以停止处理。
(iii)当根据本发明的第二方面构成的数据处理装置具有上述特性(i)时，当处理单元接收第二命令时该处理单元可以进入与第二命令对应的预定操作方式。
(iv)根据本发明的第二方面构成的数据处理装置可以进一步包含：一个地址输入单元，它接收第一和第二地址，并把第一和第二地址提供给第一地址获取单元和第二地址获取单元；第一地址获取单元，它响应时钟信号的第一边沿而获取第一地址；以及第二地址获取单元，它响应时钟信号的第二边沿而获取第二地址。
(v)根据本发明的第二方面构成的数据处理装置可以进一步包含一个数据输入和输出单元，它响应时钟信号的上升沿和下降沿而接收和输出数据。
(3)根据本发明的第三方面，提供了一种命令输入电路，它包含m个命令获取单元，一个时钟信号提供单元和一个命令输入单元，这里m是一个大于1的整数。所提供的m个命令获取单元分别对应于第一至第m个命令，时钟信号提供单元分别向m个命令获取单元提供n个时钟信号，它们具有不同的相位，这里n是大于1的整数。命令输入单元接收第一至第m个命令，并把第一至第m个命令提供给m个命令获取单元。在该数据处理装置中，m个命令获取单元中的每一个单元响应n个时钟信号的m个边沿中与第一至第m个命令中的一个命令相对应的那个边沿，获取第一至第m个命令中与该命令获取单元相对应的那个命令。
(4)根据本发明的第四方面，提供了一个数据处理装置，它包含m个命令获取单元，一个时钟信号提供单元，一个命令输入单元和一个处理单元，这里m是一个大于1的整数。所提供的m个命令获取单元分别对应于第一至第m个命令。时钟信号提供单元向m个命令获取单提供n个时钟信号，它们分别具有不同的相位，这里n是大于1的整数。命令输入单元接收第一至第m个命令，并把第一至第m个命令提供给m个命令获取单元。在该数据处理装置中，m个命令获取单元中的每个单元响应n个时钟信号的m个边沿中与第一至第m个命令中的一个命令相对应的那个边沿，获取第一至第m个命令中与该命令获取单元相对应的那个命令。处理单元根据第一至第m个命令进行处理。
根据本发明的第四个方面构成的数据处理装置可以有如下附加特性(vi)至(xi)中的一个或它们的任何组合。
(vi)当处理单元接收第一命令时，处理单元可以开始处理。
(vii)当根据本发明的第四方面构成的数据处理装置具有上述特性(vi)时，当处理单元确定第二至第m个命令之一为不正常命令时该处理单元可以停止处理。
(viii)当根据本发明的第四方面构成的数据处理装置具有上述特性(vi)时，当处理单元接收第二至第m个命令之一时该处理单元可以进入与第二至第m个命令之一对应的预定操作方式。
(ix)第一命令可以指明无操作、读操作和写操作之一。在该数据处理装置中，当处理单元接收第一命令时处理单元开始处理。此外，当处理单元接收第二至第m个命令中的至少一部分时，根据第一命令和这第二至第m个命令中的至少一部分的组合，该处理单元可以确定是否继续进行读操作和写操作之一或者进入一个预定的操作方式。
(x)根据本发明的第四方面构成的数据处理装置可以进一步包含第一至第p个地址获取单元和一个地址输入单元，这里p是大于1的整数。所提供的p个地址获取单元分别对应于第一至第p个地址。地址输入单元接收第一至第p个地址，并将这第一至第p个地址提供给第一至第p个地址获取单元。在该数据处理装置中，第一至第p个地址获取单元中的每一个单元响应n个时钟信号的p个边沿中与第一至第p个地址中的一个地址相对应的那个边沿，获取第一至第p个地址中与该地址获取单元对应的那个地址。
(xi)根据本发明的第四方面构成的数据处理装置可以进一步包含一个数据输入和输出单元，它响应n个时钟信号中的j边沿而接收或输出数据(其中j是大于1的整数)。
在根据本发明的第一和第三方面构成的命令输入电路中和在根据本发明的第二和第四方面构成的数据处理装置中，可以得到一个时间容限用以增大时钟信号的频率。此外，功耗能被降低。
附图中以举例方式说明本发明的最佳实施例。从下文中结合附图所做的描述中将能清楚地看出本发明的上述及其他目的、特点和优点。附图说明
在附图中：
图1显示根据本发明的数据处理装置的基本结构；
图2显示作为本发明第一实施例的数据处理装置的结构；
图3是时序图，说明图2所示数据处理装置的操作；
图4示意性说明图2所示数据处理装置的操作；
图5是时序图，说明图2所示数据处理装的详细操作；
图6A是时序图，说明在图2所示数据处理装置中的时钟信号和被锁存的命令的时序；
图6B是时序图，说明在传统的数据处理装置中的时钟信号和被锁存的命令的时序；
图7显示作为本发明第二实施例的数据处理装置的结构；
图8是时序图，说明图7所示数据处理装置的操作；
图9显示作为本发明第三实施例的数据处理装置的结构；
图10显示图9中的时钟缓存器电路结构的一个示例；
图11是时序图，说明图10所示数据装置的操作；
图12显示作为本发明第四实施例的数据处理装置的结构；
图13显示传统的命令输入电路的一个示例；
图14是时序图，说明图13所示命令输入电路的典型操作；以及
图15示意性说明图13所示命令输入电路的操作。具体实施方式
下面将参考附图详细解释本发明的实施例。(1)基本结构
图1显示根据本发明的数据处理装置的基本结构。图1的数据处理装置包含命令输入单元10、时钟信号输入单元11、第一命令获取单元12、第二命令获取单元13以及处理单元14。
命令输入单元接收由外部提供的命令并将接收的命令提供给第一命令获取单元12和第二命令获取单元13。时钟信号输入单元11接收也是由外部提供的时钟信号并将该时钟信号提供给第一命令获取单元12和第二命令获取单元13。
第一命令获取单元12与时钟信号的第一边沿同步地获取(或锁存)由命令输入单元10提供的第一命令，这里的第一边沿是时钟信号的上升沿或下降沿。第二命令获取单元13与时钟信号的第二边沿同步地获取(或锁存)由命令输入单元10提供的第二命令，这里的第二边沿是时钟信号的一个与第一边沿不同的边沿。
下面解释图1所示数据处理装置的操作。在下面的解释中，假定第一命令获取单元12与时钟信号的一个上升沿同步地获取第一命令，而第二命令获取单元13与时钟信号的一个下降沿同步地获取第二命令。
第一命令与时钟信号的一个上升沿同步地输入到命令输入单元10中，而第二命令与时钟信号的一个下降沿同步地输入到命令输入单元10中。
第一命令获取单元12与时钟信号的一个上升沿同步地获取由命令输入单元10提供的一个命令，该时钟信号是通过时钟信号输入单元11提供的。由于第一命令是与时钟信号的上升沿同步地输入到命令输入单元10，所以第一命令获取单元12肯定能够只获取第一命令。
另一方面，第二命令获取单元13与时钟信号的一个下降沿同步地获取由命令输入单元10提供的一个命令，该时钟信号是通过时钟信号输入单元11提供的。由于第二命令是与时钟信号的下降沿同步地输入到命令输入单元10，所以第二命令获取单元13肯定能够只获取第二命令。
由第一命令获取单元12和第二命令获取单元13获取并输出的第一和第二命令被提供给处理单元14，它确定该第一和第二命令是否是正常的。当处理单元14确定该第一和第二命令是正常命令时，处理单元14执行该第一和第二命令。
在图13所示传统的命令输入电路中，要求第一锁存电路3和第二锁存电路4每个进行如下操作：锁存一个命令；确定该命令是第一命令还是第二命令；确定该命令是否是正常的；以及产生一个启动信号。然而，如上所述，在图1的结构中，时钟信号的上升沿和下降沿分别与第一和第二命令相关联。所以，不要求第一命令获取单元12和第二命令获取单元13每个进行操作以确定所接收的命令是第一命令还是第二命令以及产生启动信号。这样便可能提高第一命令获取单元12和第二命令获取单元13中的处理速度。
再有，在图1的结构中，第一命令获取单元12和第二命令获取单元13每个只进行获取命令的操作，而由处理单元14进行确定所接收的命令是否正常的操作。就是说，在处理单元14与第一和第二命令获取单元12和13的每一个之间分担处理工作量。所以，可以提高整个数据处理装置的处理速度。(2)第一实施例
图2显示作为本发明第一实施例的数据处理装置的结构。图2的数据处理装置包含时钟缓存器电路50，命令输入块60和地址输入块70。
时钟缓存器电路50接收一个外部时钟信号并输出两个时钟信号#1和#2，如下文中解释的那样。
命令输入块60包含输入电路61、第一命令锁存电路62、第二命令锁存电路63、第一命令解码器64以及第二命令解码器65。命令输入块60分别接收第一和第二命令，并把这第一和第二命令作为第一和第二内部命令提供给下一级中的数据处理电路(未示出)。
输入电路61包括输入放大器61a，接收传递命令的命令信号，将该命令信号与一参考电压Vref进行比较，进行信号整形，并输出整形后的命令信号。第一命令锁存电路62与时钟信号#1同步地锁存和输出第一命令，而第二锁存电路63与时钟信号#2同步地锁存和输出第二命令。
第一命令解码器64对第一命令锁存电路62提供的第一命令进行解码，产生第一内部命令，并把该第一内部令提供给下一级中的数据处理电路。此外，第一内部命令还被提供给第二命令解码器65以及地址输入块70中的第三地址锁存电路74。第二命令解码器65对第二命令锁存电路63提供的第二命令进行解码，并对第一命令解码器64提供的第一内部命令进行解码，产生第二内部命令，并把该第二内部命令提供给下一级中的数据处理电路。此外，第二内部命令还被提供给地址输入块70中的第四地址锁存电路75。
地址输入块70包含输入电路71，第一地址锁存电路72，第二地址锁存电路73、第三地址锁存电路74和第四地址锁存电路75。地址输入块70根据命令输入块60提供的第一和第二内部命令来锁存第一和第二地址，并把该第一和第二地址作为第一和第二内部地址提供给下一级中的数据处理电路。
输入电路71包括输入放大器71a，它接收传递地址的地址信号，将该地址信号与一参考电压Vref进行比较，进行信号整形，并输出整形后的地址信号。第一地址锁存电路72与时钟信号#1同步地锁存和输出第一地址，而第二地址锁存电路73与时钟信号#2同步地锁存和输出第二地址。
第三地址锁存电路74根据第一命令解码器64提供的第一内部命令来锁存由第一地址锁存电路72提供的第一地址，产生第一内部地址，并把该第一内部地址提供给下一级中的数据处理电路。第四地址锁存电路75根据第二命令解码器65提供的第二内部命令来锁存由第二地址锁存电路73提供的第二地址，产生第二内部地址，并把该第二内部地址提供给下一级中的数据处理电路。
下面参考图3、4、5来解释图2所示数据处理装置的操作。
图3是表示图2中的数据处理装置的操作的时序图。
如图3中所示，时钟缓存器电路50接收外部时钟信号(A)，并产生时钟信号#1和#2，这里时钟信号#1与外部时钟信号同相位，而时钟信号#2与外部时钟信号反相位，如图3中的(C)和(D)所示。
再有，第一命令与时钟信号#1同步地被锁存，而第二命令与时钟信号#2同步地被锁存。所以，没有必要去区分第一和第二命令，即确定所接收的命令是第一命令还是第二命令的操作可以被免去。
再有，即使当所接收的第一命令不是正常命令的时候，也没有必要在输入第二命令之前确定这后续的第二命令是否是适当的命令。所以，可以获得足够的时间容限用于锁存第二命令。
图2所示数据处理装置的操作示意性地示于图4。当把图4所示操作与图15所示操作进行比较时，可以清楚地看出，第一命令锁存电路62和第二命令锁存电路63每个都不需要确定所接收的命令是第一命令还是第二命令以及产生启动信号。于是，处理速度能够提高。
图5是时序图，说明图2所示数据处理装置的详细操作。
当向图2的数据处理装置提供外部时钟信号(如图5的(A)所示)时，时钟缓存器电路50产生时钟信号#1(如图5中的(C)所示)和时钟信号#2(如图5中的(D)所示)，并把时钟信号#1和#2提供给图2的数据处理装置的各自部分。
第一命令与外部时钟信号的上升沿同步地输入到输入电路61中，而第二命令是与外部时钟信号的下降沿同步地输入到输入电路62中，如图5中的(B)所示。输入电路61对传递第一和第二命令的命令信号整形，并把整形后的命令信号提供给第一命令锁存电路和62和第二命令锁存电路63。
第一命令锁存电路62与时钟信号#1的上升沿同步地锁存由输入电路61提供的第一命令，如图5中的(E)所示。第二命令锁存电路63与时钟信号#2的上升沿同步地锁存由输入电路61提供的第二命令，如图5中的(F)所示。
第一命令解码器64对第一命令锁存电路62提供的第一命令解码，产生如图5中(G)所示第一内部命令，并向下一级中的数据处理电路输出该第一内部命令。在这一时刻，该第一内部命令还被提供给第二命令解码器65和第三地址锁存电路74。
第二命令解码器65对第一命令解码器64提供的第一内部命令和第命令锁存电路63提供的第二命令进行解码，并确定该第一内部命令与该第二命令的组合是否是正常的。当第二命令解码器65确定该第一内部命令和该第二命令的组合是正常组合的时候，第二命令解码器65产生一个第二内部命令，如图5中的(H)所示，并把该第二内部命令提供给下一级中的数据处理电路。此外，该第二内部命令还被提供给地址输入块70中的第四地址锁存电路75。
另一方面，在地址输入块70中由第一地址锁存电路72与时钟信号#1的上升沿同步地锁存第一地址，而第二地址锁存电路73与时钟信号#2的上升沿同步地锁存第二地址。
然后，第三地址锁存电路74根据第一命令解码器64提供的第一内部命令来锁存第一地址，并把该第一地址作为第一内部地址提供给下一级中的数据处理电路。再有，第四地址锁存电路75根据第二命令解码器65提供的第二内部命令来锁存第二地址，并把该第二地址作为第二内部地址提供给下一级中的数据处理电路。
尽管在图2中没有示出，但上述数据处理电路根据命令输入块60提供的第一和第二内部命令进行预定的处理。当由第一命令解码器64向数据处理电路提供第一内部命令时，该数据处理电路开始它的操作，如图5中的(I)所示。接下来，当由第二命令解码器65向该数据处理电路输出第二内部命令时，该数据处理电路根据该第二内部命令适当地修改操作进程，并继续该操作。当数据处理电路确定第一命令或第二命令为不正常的命令时，数据处理电路停止其操作。当数据处理电路进行预定的处理并得到所希望的数据时，所得到的数据从数据处理电路中输出出来，如图5中的(J)所示。如果是在半导体装置中构成图2所示数据处理装置，则从该半导体装置中输出上述数据。
如上文中解释的那样，在本发明的第一实施例中，外部时钟信号的上升沿和下降沿分别与第一和第二命令相关联，而第一命令和第二命令分别在该外部时钟信号的上升沿和下降沿的时刻输入，所以，不需要命令锁存电路做出前述确定，而这些确定是在传统的命令输入电路中所需要的。于是，可以提高命令输入电路60中的处理速度。
再有，当获取了第一命令时，开始执行一个命令。所以，当提供足够的时间容限用于处理时，即使在高速操作当中该数据处理装置中也能是稳定的。
再有，由于命令的锁存与外部时钟信号的上升沿和下降沿同步，所以有可能降低功耗，如下文中参考图6A和6B解释的那样。
图6A是一个时序图，说明图2所示数据处理装置中的时钟信号和被锁存命令的时序，而图6B是一个时序图，说明传统的数据处理装置中的时钟信号和被锁存命令的时序。
如图6A和6B中所示，图2的数据处理装置中的命令输入块60能实现与传统数据处理装置同样的命令锁存速率，而所用时钟信号频率为传统的命令输入电路中的时钟信号频率的一半。这就是说，图2的数据处理装置在命令锁存操作中能达到与传统数据处理装置相同的性能，而所用时钟信号的频率是其一半频率。于是，功耗能被降低。
尽管时钟信号是从外部向图2的数据处理装置提供的，但也可以有另一种方式，即可以在数据处理装置的内部产生时钟信号。
除了命令锁存操作中的上述改进之外，当在图2中的整个数据处理装置中把DDR(双倍数据速率)技术用于数据输入和输出操作时，有可能进一步提高图2的数据处理装置的处理速度。
再有，如果把图2的数据处理装置是用于半导体存储器装置中，而且第一命令包括逻辑信息，根据该信息至少能识别出诸如无操作、读操作或写操作等基本操作，在这种情况中，当由数据处理装置读入该第一命令时，该数据处理装置(电路)能开始一个基本操作，如读操作或写操作。当接下来输入第二命令时，数据处理能根据第一和第二命令的组合来确定是否继续读或写操作或者进入另一种操作方式。数据处理系统能进入的操作方式是一种附加操作，如刷新操作。由于能响应第一命令而开始基本操作，如读或写操作，即使当整个命令被分成第一和第二命令而且第一和第二命令相继输入数据处理装置时，也不会发生存取丢失。此外，当整个命令被分成第一和第二命令而且第一和第二命令相继通过同一输入端口输入数据处理装置时，能减少输入端口的个数。(3)第二实施例
图7显示作为本发明第二实施例的一种数据处理装置的结构。在图7中，与图2中相同的部件有与图2中相同的标号，对于与图2中相同的部件，不予重复解释。
图7中的结构与图2的结构的不同之处在于命令块80那一部分。就是说，在图7的结构中的命令输入块80当中，由第一命令锁存电路62输出的第一命令直接提供给第二命令解码器85，而在图2的结构中由第一命令解码器64输出的第一内部命令提供给命令输入块60中的第二命令解码器65。
这样，第一命令解码器84对第一命令锁存电路62提供的第一命令进行解码，产生第一内部命令，并把该第一内部命令提供给下一级中的数据处理电路以及地址输入块70中的第三地址锁存电路74。第二命令解码器85对第二命令锁存电路63提供的第二命令以及第一命令锁存电路62提供的第一命令进行解码，产生第二内部命令，并把该第二内部命令提供给下一级中的数据处理电路以及地址输入块70中的第四地址锁存电路75。
图2和图7的结构中的其他部分是完全相同的。
下面参考图8来解释图7所示数据处理装置的操作，图8是说明图7所示数据处理装置操作的时序图。
当把外部时钟信号(如图8中的(A)所示)提供给图7的数据处理装置时，时钟缓存器电路50产生时钟信号#1(如图8中的(C)所示)和时钟信号#2(如图8中的(D)所示)，并把时钟信号#1和#2提供给图7所示数据处理装置的各自部分。
第一命令与外部时钟信号的上升沿同步地输入到输入电路61中，第二命令与外部时钟信号的下降沿同步地输入到输入电路61中，如图8中的(B)所示。输入电路61对传递第一和第二命令的命令信号进行整形并把整形后的命令信号提供给第一命令锁存电路62和第二命令锁存电路63。
第一命令锁存电路62与时钟信号#1的上升沿同步地锁存由输入电路61提供的第一命令，如图8中的(E)所示。
第二命令锁存电路63与时钟信号#2的上升沿同步地锁存由输入电路61提供的第二命令，如图8中的(F)所示。
第一命令解码器84对第一命令锁存电路62提供的第一命令解码，产生第一内部命令，如图8中的(G)所示，并把该第一内部命令输出到下一级中的数据处理电路和第三地址锁存电路74。
第二命令解码器85对第一命令锁存电路62提供的第一命令以及第二命令锁存电路63提供的第二命令进行解码，并确定该第一命令和第二命令的组合是否正常。当第二命令解码器85确定该第一命令和第二命令的组合正常时，第二命令解码器85产生第二内部命令，如图8中的(H)所示，并把该第二内部命令提供给下一级中的数据处理电路以及地址输入块70中的第四地址锁存电路75。
另一方面，在地址输入块70中，由第一地址锁存电路72与时钟信号#1的上升沿同步地锁存第一地址，由第二地址锁存电路73与时钟信号#2的上升沿同步地锁存第二地址。
然后，第三地址锁存电路74根据第一命令解码器84提供的第一内部命令来锁存第一地址，并把该第一地址作为第一内部地址输出到下一级中的数据处理电路。再有，第四地址锁存电路75根据第二命令解码器85提供的第二内部命令来锁存第二地址，并把该第二地址作为第二内部地址输入到下一级中的数据处理电路。
虽然在图7中未示出，但上述数据处理电路是根据命令输入块80提供的第一和第二命令进行预定处理的。当由第一命令解码器84向数据处理电路提供第一命令时，该数据处理电路开始其操作，如图8中的(I)所示。接下来，当由第二命令解码器85向数据处理电路提供第二内部命令时，该数据处理电路根据第二内部命令适当地修改操作进程，并继续其操作。当数据处理电路确定第一命令或第二命令不正常时，该数据处理电路停止其操作。当在下一级中的电路完成预定处理并得到所希望的数据时，由数据处理电路输出所得到的数据，如图8中的(J)所示。在图7的数据处理装置是在一半导体装置中形成的情况中，上述数据由该半导体装置输出。(4)第三实施例
图9显示作为本发明第三实施例的数据处理装置的结构。图9所示数据处理装置包含一个时钟缓存器电路100、一个命令输入块110以及一个地址输入块120。
时钟缓存器电路100接收外部时钟信号#1和#2，并输出内部时钟信号#1至#4。图10显示图9中时钟缓存器100结构的一个实例。图10的时钟缓存器100包含反相器(inverter)100a和100b，NAND电路部件100c至100f，以及反相器100g至100j。
反相器100a接收外部时钟信号#1并将其反相，并将反相的外部时钟信号#1提供给NAND电路部件100d和100e。反相器100b接收外部时钟信号#2并将其反相，并将反相的外部时钟信号#2提供给NAND电路部件100e和100f。
NAND电路部件100c得到和输出外部时钟信号#1和#2的逻辑积的反相信号。NAND电路部件100d得到和输出外部时钟信号#2和反相器100a输出二者的逻辑积的反相信号。NAND电路部件100e得到和输出反相器100a和100b输出的逻辑积的反相信号。NAND电路部件100f得到和输出外部时钟信号#1和反相器100b输出二者的逻辑积的反相信号。反相器100g至100j的输出分别是NAND电路部件100c至100f的输出信号的反相信号。
再参考图9，命令输入块110包含输入电路111、第一至第四命令锁存电路112至115、以及第一至第四命令解码器116至119。命令输入块110接收命令信号，从命令信号中提取第一至第四命令，并把第一至第四命令作为第一至第四内部命令输出。
输入电路111包括输入放大器111a，它对命令信号整形并输出整形后的命令信号。第一至第四命令锁存电路112主115分别与内部时钟信号#1主#4同步地从输入电路111输出的命令信号中提取第一至第四命令，并分别输出该第一至第四命令。
第一命令解码器116对第一命令锁存电路112提供的第一命令进行解码。产生第一内部命令，并把该第一内部命令提供给下一级中的数据处理电路(未示出)。此外，第一内部命令还被提供给第二至第四命令解码器117至119，以及地址输入块120中的第五地址锁存电路126。
第二至第四命令解码器117至119分别接收第二至第四命令锁存电路113至115的输出以及第一命令解码器116的输出，产生第二至第四内部命令，并把第二至第四内部命令输出到下一级中的数据处理电路。此外，第二至第四内部命令还被分别提供给地址输入块120中的第六至第八地址锁存电路127至129。
地址输入块120包含输入电路121、第一至第四地址锁存电路122至125、以及第五至第八地址锁存电路126至129。地址输入块120接收地址信号，从这些地址信号中提取第一至第四地址，并把第一至第四地址作为第一至第四内部地址输出到下一级中的数据处理电路。
输入电路121包括输入放大器121a，它对地址信号整形并输出整形后的地址信号。第一至第四地址锁存电路122至125分别与内部时钟信号#1至#4同步地从整形后的地址信号中提取第一至第四地址，并分别输出第一至第四地址。第五至第八地址锁存电路126至129分别根据第一至第四内部命令对第一至第四地址进行锁存，并分别输出第一至第四地址作为第一至第四内部地址。
下面解释图9所示数据处理装置的操作。
首先，参考图11解释具有图10所示结构的时钟缓存器电路的操作。图11是说明时钟缓存器电路100操作的时序图。
当把相位相差90度的外部时钟信号#1和#2(如图11中的(A)和(B)所示)提供给时钟缓存器电路100时，NAND电路部件100c输出外部时钟信号#1和#2的逻辑积的反相信号，而反相器100g输出NAND电路部件100c的输出的再次反相信号作为内部时钟信号#1。由于内部时钟信号#1与外部时钟信号#1和#2的逻辑积基本相同，所以当外部时钟信号#1和#2二者都为“H”时，内部时钟信号#1变为“H”，如图11中的(C)所示。
类似地，由于内部时钟信号#2与外部时钟信号#2和外部时钟信号#1的反相信号的逻辑积基本相同，所以当外部时钟信号#2和外部时钟信号#1的反相信号二者都为“H”时，内部时钟信号#2变为“H”，如图11中的(D)所示。
内部时钟信号#3与外部时钟信号#1的反相信号和外部时钟信号#2的反相信号二者的逻辑积基本相同。所以当外部时钟信号#1的反相信号和外部时钟信号#2的反相信号二者都为“H”时，内部时钟信号#3变为“H”，如图11中的(E)所示。
内部时钟信号#4与外部时钟信号#1和外部时钟信号#2的反相信号二者的逻辑积基本相同，当外部时钟信号#1和外部时钟信号#2的反相信号二者都为“H”时，内部时钟信号#4变为“H”，如图11中的(F)所示。
这样，由时钟缓存器电路100产生内部时钟信号#1至#4，这里在内部时钟信号#2的上升沿时刻内部时钟信号#1上升，在内部时钟信号#1的下降沿时刻内部时钟信号#2上升，在内部时钟信号#2的下降沿时刻内部时钟信号#3上升，而在内部时钟信号#1的上升沿时刻内部时钟信号#4上升。
内部时钟信号#1至#4被分别提供给第一至第四命令锁存电路112至115和第一至第四地址锁存电路122至125。
在命令输入块110中第一至第四命令锁存电路112至115接收由输入电路111整形的命令信号，并分别与内部时钟信号#1至#4的上升沿同步地锁存第一至第四命令。
第一命令解码器116对第一命令锁存电路112提供的第一命令解码，产生第一内部命令，并把该第一内部命令提供给下一级中的数据处理电路，第二至第四命令解码器117至119以及地址输入块120中的第五地址锁存电路126。
第二命令解码器117对第一命令解码器116提供的第一内部命令和第二命令锁存电路113提供的第二命令进行解码，并确定第一内部命令和第二命令的组合是否正常。当第二命令解码器117确定第一内部命令和第二命令的组合为正常时，第二命令解码器117产生第二内部命令，并把该第二内部命令输出到下一级中的数据处理电路以及地址输入块120中的第六地址锁存电路127。
第三命令解码器118对第一命令解码器116提供的第一内部命令和第三命令锁存电路114提供的第三命令进行解码，并确定第一内部命令与第三命令的组合是否正常。当第三命令解码器118确定第一内部命令和第三命令的组合为正常时，第三命令解码器118产生第三内部命令，并把该第三内部命令输出到下一级中的数据处理电路和地址输入块120中的第七地址锁存电路128。
第四命令解码器119对第一命令解码器提供的第一内部命令和第四命令锁存电路115提供的第四命令进行解码，确定第一内部命令和第四命令的组合是否正常。当第四命令解码器119确定第一内部命令和第四命令的组合为正常时，第四命令解码器119产生第四内部命令，并把该第四内部命令输出到下一级中的数据处理电路和地址输入块120中的第八地址锁存电路129。
地址输入块120中的第一至第四地址锁存电路122至125接收由输入电路121整形的地址信号，分别与内部时钟信号#1至#4同步地锁存第一至第四地址。
第五至第八地址锁存电路126至129分别根据由一第至第四命令解码器116至119提供的第一至第四内部命令锁存第一至第四地址，并把第一至第四地址作为内部第一至第四地址输出到下一级中的数据处理电路。
虽然在图9中未示出，但上述数据处理电路根据由命令输入块110提供的第一和第二内部命令进行预定的处理。当由第一命令解码器116向数据处理电路提供第一内部命令时，数据处理电路开始其操作。接下来，当由第二至第四命令解码器117至119分别向该数据处理电路提供第二至第四命令时，该数据处理电路根据第二主第四内部命令适当地修改操作进程并继续其操作。当数据处理电路确定第二至第四命令中至少有一个不正常时，该数据处理电路停止其操作。
如上文解释的那样，在作为本发明第三实施例的数据处理装置中，所产生的内部时钟信号#1至#4对应于外部时钟信号的上升沿和下降沿，而作为第三实施例的数据处理装置被安排成与内部时钟信号#1至#4的边沿同步地锁存命令和地址。所以，不需要命令锁存电路做出前述确定，而这些确定是在传统的命令输入电路中所需要的。于是，能提高命令输入块中的处理速度。(5)第四实施例
图12显示作为本发明第四实施例的数据处理装置的结构。在图12中，与图9中相同的部件有与图9中相同的标号，对于与图9中相同的部件，不予重复解释。
如图12中所示，作为本发明第四实施例的数据处理装置与图9所示数据处理装置的不同之处仅在于命令输入块130的一部分。
命令输入块130包含一个输入电路111，第一至第四命令锁存电路112至115，以及第一至第四命令解码器136至139。命令输入块130接收命令信号，从命令信号中提取第一至第四命令，并输出第一至第四命令作为第一至第四内部命令。
输入电路111包括输入一个放大器111a，对命令信号整形并输出整形后的命令信号。第一至第四命令锁存电路112至115分别与内部时钟信号#1至#4同步地从输入电路111输出的命令信号中提取第一至第四命令，并分别输出第一至第四命令。
第一命令解码器136对第一命令锁存电路112提供的第一命令进行解码，产生第一内部命令，并把该第一内部命令提供给下一级中的数据处理电路。此外，该第一内部命令还被提供给第二命令解码器137以及地址输入块120中的第五地址锁存电路126。
第二命令解码器137对第一命令解码器136的输出以及第二命令锁存电路113提供的第二命令进行解码，产生第二内部命令，并把该第二内部命令提供给下一级中的数据处理电路。此外，该第二内部命令还被提供给第三命令解码器138以及地址输入块120中的第六地址锁存电路127。
第三命令解码器138对第二命令解码器137的输出以及第三命令锁存电路114提供的第三命令进行解码，产生第三内部命令，并把该第三内部命令提供给下一级中的数据处理电路，此外，该第三内部命令还被提供给第四命令解码器139以及地址输入块120中的第七地址锁存电路128。
第四命令解码器139对第三命令解码器138的输出以及第四命令锁存电路115提供的第四命令进行解码，产生第四内部命令，并把该第四内部命令提供给下一级中的数据处理电路。此外，该第四内部命令还被提供给地址输入块120中的第八地址锁存电路129。
图12所示数据处理装置中的地址输入块120的结构和操作都与图9所示数据处理装置的完全相同。
下面解释图12所示数据处理装置的操作，这里与本发明第三实施例相同的部件的相同操作将不予重复解释。
第一命令解码器136对第一命令锁存电路112提供的第一命令进行解码，产生第一内部命令，并把该第一内部命令提供给下一级中的数据处理电路、第二命令解码器137以及地址输入块120中的第五地址锁存电路126。
第二命令解码器137对第一命令解码器136提供的第一内部命令和第二命令锁存电路113提供的第二命令进行解码，并确定第一内部命令和第二命令的组合是否正常。当第二命令解码器137确定该第一内部命令和该第二命令的组合为正常时，第二命令解码器137产生第二内部命令，并把该第二命令输出到下一级中的数据处理电路、第三命令解码器138以及地址输入块120中的第六地址锁存电路127。
第三命令解码器138对第二命令解码器137提供的第二内部命令和第三命令锁存电路114提供的第三命令进行解码，并确定第二内部命令和第三命令的组合是否正常。当第三命令解码器138确定该第二内部命令和该第三命令的组合为正常时，第三命令解码器138产生第三内部命令，并把该第三内部命令输出到下一级中的数据处理电路、第四命令解码器139以及地址输入块120中的第七地址锁存电路128。
第四命令解码器139对第三命令解码器138提供的第三内部命令和第四命令锁存电路115提供的第四命令进行解码，并确定第三内部命令和第四命令的组合是否正常。当第四命令解码器139确定该第三内部命令和该四命令的组合为正常时，第四命令解码器139产生第四内部命令，并把该第四内部命令输出到下一级中的数据处理电路以及地址输入块120中的第八地址锁存电路129。
当由第一命令解码器136向安排在命令输入块130后面的一级中的数据处理电路提供第一内部命令时，该数据处理电路开始其操作，当由第二至第四命令解码器137至139分别向该数据处理电路提供第二至第四内部命令时，数据处理电路根据第二至第四内部命令适当地修改操作进程并继续其操作。当数据处理电路确定第二至第四命令中至少有一个不正常时，该数据处理电路停止其操作。
如上文解释的那样，在作为本发明第四实施例的数据处理装置中，由于与第三实施例相同的原因，不需要命令锁存电路进行上述确定，而这些确定在传统的命令输入电路中是需要的。于是，能提高该命令输入块中的处理速度。
(6)变化与其他事项
(i)虽然在本发明的第三和第四实施例中是与两个外部时钟信号#1和#2的上升沿和下降沿同步地锁存命令和地址，但也可以把该数据处理装置安排成与多于两个的外部时钟信号同步地锁存命令和地址。再有，也可以把该数据处理装置安排成只与多于一个的外部进钟信号的一部分上升沿和下降沿同步地锁存命令和地址。
(ii)上述内容只是考虑作为对本发明原理的举例说明。此外，由于本领域技术人员易于想到各种修改和变化，故不希望把本发明限制在所显示和描述的确切结构和应用，因此，所有适当的修改和等同都可被视作在所附权利要求及其等同中提出的本发明范围内。
(iii)此外，日本专利申请2001-039299的全部内容以参考的方式被包含在本说明中。