内存储存节点及其制造方法 【技术领域】
本发明涉及一种内存储存节点，特别涉及一种动态存取内存(“DRAMs”)的储存节点。背景技术
DRAMs制造技术不断地发展及改进，使得半导体工业能提供高密度、低成本且具有大应用范围的可靠的内存装置。
在传统技术中，一个DRAM存储单元由一个半导体存储单元电容及转换闸晶体管组成。为了提供大数量的存储单元于半导体基板的一个限制区域上，上述半导体存储单元电容及上述转换闸晶体管，必须在不丧失其操作上特性及效率之下被密集地封装。于DRAMs制造技术中，一个持续发展的目标，就是当通过使用高介电常数的介电材料如BaSrTiO3(“BST”)，维持相同存储容量时减小电容占有的区域。然而，上述高介电常数的介电材料的使用，于DRAMs的制造技术中产生一个新的挑战。应用上述介电材料的程序中，时常产生一些问题，如邻近层材料之间的不协调，及由于形成上述介电材料的高温程序，会影响每一层的特性。
以BST为例，两个BST电容器的程序整合中的难题，在于接面的形成不一致。大部分伴随于新型技术中使用的介电材料，如Pt、Ru、Ir及传导性金属氧化物，在它们置于下方的传导栓塞的接面上需要有个阻障层。上述金属或多晶硅的导电栓塞，连接具有一存储单元晶体管的上述电容。二元或三元反应金属氮化物，如TiN、TiSiN及TiAlN，于数个高温制作包括上述BST薄膜沉积、高温退火及绝缘层沉积中用以保护上述储存电极，与置于下方的上述导电栓塞的硅成分产生反应。二元或三元反应金属氮化物，于之后全部实施的制作中，也被用来维持上述阻障层的电性传导。
上述主要问题是由上述阻障层及/或置于下方的多晶硅导电栓塞的氧化所导致，在上述BST沉积期间，因为上述侧壁区域接触到上述气体，堆栈式的阻障层/电极结构有氧化的倾向。当上述阻障层埋入于上述接点窗栓塞中时，上述阻障层地侧壁区域没有接触到上述氧化气体，上述接点窗氧化的问题就因此减少了。然而，如果上述接点窗栓塞及电极堆栈之间发生任何位移，上述埋入阻障层方法就会有氧化问题了。上述高密度及极小尺寸特点的新型制造方法，如一个0.13um尺寸及更小的特色，于接点窗及上述电极之间几乎没有提供误整准的误差范围(tolerance)，于是接点窗栓塞会很容易因为任何误对准而受到氧化的影响。
图1-1到图1-6说明一下凹式(recessed)阻障层方法的现有结构，如图1-2所示，一个接点窗栓塞8形成于绝缘层6的开口中，图1-3说明于绝缘层6开口中一SiN间隙壁10的型态。一个Pt封装(encapsulated)的Ru的储存节点12形成于一阻障层9之上，如图1-5所示。图1-6表示一个Pt间隙壁14覆盖于上述Ru储存节点12之上，然后一BST层16覆盖于上述Pt间隙壁14之上。此结构设计需要图1-3中上述间隙壁10的型态，于形成电容单元的制作期间来避免误对准问题，且排除上述置于下方的接点窗栓塞8的氧化。然而，上述间隙壁10的加入，使得制造上述电容单元的整个制作复杂，且增加制造时间及成本。
图2-1至图2-4说明现有技术中，另一形式的BST电容整合。此结构结合图2-1中CVD-TiN栓塞22的一埋入层上的一个凹洞26、图2-2中TiSiN的黏着层28的沉积及Pt节点电极30。此结构也可以由图2-3中的另一个Pt节点，结合一个Pt节点30a的隔离层及图2-4中的BST薄膜层32及上电极34的沉积。参考图2-1，此结构中上述凹洞26的形成，需要用上述上部二氧化硅层24的一个二氧化硅蚀刻，取代金属电极蚀刻来形成上述储存节点凹洞26。因此，为了确保晶圆范围内的一致性，此制作对上述凹洞26及上述电容器的电容，要求严格的蚀刻率的一致性，特别是当此结构于上述上部氧化硅层24与置于下方的氧化硅层20间没有提供一个蚀刻终止层时。
为了解决上述问题，过去曾经提出另一种BST电容的电极接触窗，包括多晶硅/Ti/TiN/RuO2/BST/TiN/Al、多晶硅/Ti/TiN/Pt/BST/平板电极及金属插塞/TiAlN/SrRuO3/BST/SrRuO3。Pt及Ru做电极材料都有与氧化硅薄膜附着性的问题。曾经提出解决上述附着性的一个导电性钙钛矿氧化物(perovskite-metal oxide)、多晶SrRuO3。然而，多晶硅与SrRuO3间直接的接触，曾被提出于形成在一多晶硅栓塞及SrRuO3电极之间的非结晶氧化硅及Sr-Ru-Si氧化物之两中间层中。因此，为了避免接面不一致，并提供一个稳定的接触结构，上述提出的结构及方法需要在接点窗栓塞及SrRuO3电极之间插入一阻障层。
图3-1至图3-4说明金属栓塞/TiAlN/SrRuO3/BST/SrRuO3的一凹型电容结构的组成。图3-3至图3-4说明一金属栓塞40、一TiAlN阻障层42、一SrRuO3的第一电极44、一BST的介电薄膜46及一SrRuO3的第二电极48。
此结构于数个形态中具有其优点。首先，因为SrRuO3与一BST介电薄膜46具有相同的钙钛矿(peroskite)结构，通过使用图3-4中SrRuO3的第一电极44及第二电极48，上述BST结晶温度会降低。第二，此结构在上述BST薄膜46与上述SrRuO3电极44及48之间没有接口(interfacial)及低介电层，以确保上述BST电容的高介电常数。第三，上述BST电容的电特性，会经由晶格相称以减少如氧空缺的缺陷，及借助上述BST薄膜46与上述SrRuO3电极44及48间接面平滑型态来增进。最后，此现有技术借助使用金属材料作上述插塞40，提高接点窗的电性传导率。此方法通过使用凹型储存节点，也可增加上述第一电极44与阻障层42/接点窗40间之误对准的误差(tolerance)，且通过使用一蚀刻终止层增进凹型蚀刻深度的控制，得到晶圆范围上电容的电容值的较佳的一致性。
然而，如图3-4中在上述SrRuO3电极40及上述无论金属或多晶硅的接点窗插塞40间，使用上述材料当上述阻障层42，唯一担心的就是上述TiN或TiAlN的氧化阻值，报导曾表示TiAlN比TiN具有一个较佳的氧化阻值。上述TiN中含有之大约9％的铝，被发现在通过于上表面上形一Al2O3层增加上述氧化阻值中扮演一个重要的角色。上述富有铝的(Al2O3)层之厚度通常大于20nm，且会导致上述积集的BST电容的电阻值减小。
虽然BST电容提供数个比传统电容好的优点，及不同材料构成之其它型态的电容，但是以上制作过程困难会导致于晶圆(Wafer)中上述电容单元间不一致、效能减少的问题，以及上述制作的误差(tolerance)问题。因此，上述BST作内电极电介质的应用，需要一个可以避免上述氧化问题及其它传统方法之制作困难的一个改进的BST电容组成制作及结构。发明内容
本发明的目的是针对一堆栈式电容储存节点，开发具有一阻障层于随机存取内存(DRAM)装置的内存单元中接触窗至组件的区域中。
本发明的另一个目的是针对一形成具有钙钛矿(perovskite)电极的一存储储存节点的方法，这种方法大大地排除由于现有技术的限制及缺点所导致的一个或更多的问题。
本发明也公开一个使用钙钛矿结构的导电氧化物当作电极材料的一凹型储存节点。一个堆栈于钌(Ru)或含钌(ruthenium-containing)的导电薄膜的一下凹(recessed)阻障层，设置于任一个掺杂的多晶硅接触窗插塞或例如钨或钌(Ru)插塞的金属插塞。
本发明提供的一种内存储存节点，包括：半导体基板；一第一绝缘层，位于上述半导体基板之上；一导电层，位于上述第一绝缘层中；其特征在于，还有一阻障层，形成于上述导电层上，上述阻障层与上述导电层电性连接，且上述阻障层含有钌(Ru)；一第一电极，位于述阻障层之上；一介电层，位于上述第一电极之上；一第二电极，位于上述介电层之上。
还包括：一第二绝缘层，形成于上述第一绝缘层之上，上述第二绝缘层提供一开口，露出上述阻障层的一部分，上述第一电极系形成于上述第一开口中，且于上述阻障层电性连接。
所述第二绝缘层包括一底部蚀刻终止层，及位于所述底部蚀刻终止层上的一氧化层；所述第一绝缘层由一氧化层，以及位于所述氧化层上的一蚀刻终止层所组成；所述阻障层选自钌、钌氧化物及其组合物中之一；所述第一电极由钙钛矿金属氧化物所组成；所述介电层由BaSrTiO3所组成。
本发明还提供一种和上述发明属于同一发明构思的一种内存储存节点，包括：半导体基板；一第一绝缘层，位于上述半导体基板之上；一导电层，位于上述第一绝缘层中；其特征在于，还有一阻障层，形成于上述导电层上，上述阻障层与上述导电层电性连接且上述阻障层含有钌(Ru)；一第二绝缘层，形成于上述第一绝缘层之上，上述第二绝缘层提供一开口，露出上述阻障层的一部分，一第一电极，形成于上述开口中，且与上述阻障层电性连接；一介电层，位于上述第一电极之上；一第二电极，位于上述介电层之上。
所述第二绝缘层由一底部蚀刻终止层，以及位于所述底部蚀刻终止层上的一氧化层所组成；所述第一绝缘层由一氧化层，以及位于所述氧化层上的一蚀刻终止层所组成；所述介电层由BaSrTiO3所组成，且所述阻障层系择自钌(Ru)、钌氧化物及其组合物中之一；所述第一电极由钙钛矿金属氧化物所组成。
进一步，本发明还提供一种内存储存节点的制造方法，包括下列步骤：提供一基板；形成一第一导电层于上述基板上；形成一第一开口于上述第一导电层中；提供一导电层于上述第一开口中；形成一阻障层于上述第一开口中及上述电层上，上述阻障层电性连接上述导电层，且上述阻障层含有钌；形成一第二绝缘层于上述第一绝缘层及上述阻障层之上；形成一第二开口于上述第二绝缘层中，上述第二开口露出上述阻障层的一部分；形成一第一电极于上述第二开口中；形成一介电层于上述第二绝缘层及上述第一电极上；以及形成一第二电极于上述介电层上。
所述第一绝缘层包括一氧化层以及上述氧化层上的一蚀刻停止层；所述导电层为一导电插塞，选自金属插塞、多晶硅插塞或其组合物中之一所构成；所述阻障层的上表面与所述第一绝缘层的上表面共平面；所述阻障层具有一凹型的上表面；所述阻障层选自钌、氧化钌或其组合所构成；所述第二绝缘层包括一底部蚀刻停止层，以及所述底部蚀刻停止层上的一氧化层；所述第一电极包括钙钛矿金属氧化物；所述第一电极形成在上述第二开口的侧壁及底部之上；所述介电层包括BaSrTiO3；形成所述第二绝缘层中的所述第二开口以露出上述阻障层的整个表面。附图说明
图1-1至图1-6为现有技术具有一SiN间隙壁及一Pt-封装的Ru储存节点的一个下凹(recessed)阻障结构示意图；
图2-1至图2-4为现有技术中结合一凹洞、一埋入的CVD-TiN阻障插塞、一TiSiN黏着层及一BST薄膜成一BST电容集合的示意图；
图3-1至图3-4为现有技术中金属插塞/TiAlN/SrRuO3/BST/SrRuO3的一凹型电容结构图；
图4-1至图4-5为本发明形成一内存储存节点的方法的一个实施例，该内存储存节点具有当作一第一绝缘层之一部分的一蚀刻终止层的示意图；
图5-1至图5-4为本发明形成一内存储存节点的方法的第二实施例，该内存储存节点具有当作一第二绝缘层之一部分的一蚀刻终止层的示意图；
图6-1至图6-4为本发明形成具有一扩大的第二开口的一内存储存节点的方法之第三实施例的示意图；
图7-1至图7-4为本发明形成一内存储存节点的方法之第四实施例，该内存储存节点结合了第二及第三实施例，且具有当作一第二绝缘层之一部分的一蚀刻终止层及上述扩大的开口；
图8为为形成内存储存节点之绝大部分的基本结构示意图。
图中标号说明
6：绝缘层； 8：接点窗插塞；
9：阻障层 10、14：间隙壁；
12：储存节点； 14：间隙壁；
16、32：BST层； 20、24：二氧化硅；
22：CVD-TiN插塞； 26：凹洞；
28：黏着层； 30、30a：Pt节点；
34：电极； 40：金属插塞；
42：TiAlN阻障层； 44：第一电极；
46：BST介电层； 48：第二电极；
50：基板； 52：第一绝缘层；
52a：二氧化硅层； 52b：蚀刻终止层；
54：第一开口； 56：导电层；
58：阻障层； 60：第二绝缘层；
62：第二开口； 64：第一电极；
66：介电层； 68：第二电极；
60a：底部蚀刻终止层；60b：二氧化硅层；
62a：扩大的第二开口。具体实施方式
本发明有关于一个堆栈式电容储存节点及对随机存取内存(DRAM)装置之一内存单元中一接点窗至组件阻障层的应用。具体来说，本发明包括一凹型储存节点，系使用钙钛矿(perovskite)结构的导电氧化物，例如SrRuO3当作一电极材料。一第一电极，堆栈于一钌(Ru)或含钌(ruthenium-containing)导电薄膜的一阻障层之上；一钌或含钌导电薄膜系置于一导电插塞上，上述导电插塞例如掺杂多晶硅接点窗插塞、钨插塞、钌插塞或其它金属插塞。
注意本发明所公开方法的特点，下列描述仅说明于一半导体基板上一电容单元与其它邻近电容单元的组成。熟悉此技术者可应用相同制作，同时形成数亿万的电容单元于一晶圆上，而于整个晶圆范围形成电容单元不加以详细说明。
图4-1至图4-5说明本发明第一实施例形成一内存储存节点的方法。图4-1中，本制作过程首先提供一半导体基板50，注意一电容单元的形成步骤，上述基板50实际上的厚度并不如图4中所示，且上述基板于其它图标中会省略。为了形成内存装置，为了使每个电容单元相连接，且执行上述内存装置的功能性动作，上述基板50通常包含其上的控制电路，包括晶体管或线路。图4-1说明一第一绝缘层52形成于上述基板50之上，上述第一绝缘层52可以为一单层的绝缘层，如二氧化硅；或者最好为一个二氧化硅层52a及一蚀刻终止层(etch-stop layer)52b，如于上述二氧化硅层52a上的一氮化硅或氮氧化硅(oxy-silicon nitride)。
图4-2说明于上述第一绝缘层52中形成一第一开口54，然后于上述第一开口54中形成一导电层56。同时图4-2至图4-5同样地说明邻近电容单元的形成，以提供对本发明更明确的认识。使用结合一微影成像制作以定义要被打开之一区域的一蚀刻制作，以形成上述第一开口54。上述导电层56为形成于上述第一开口54中的一导电插塞。上述导电层56最好为一金属插塞、一多晶硅插塞或是其组合，但是不填满如图4-2中所示的上述整个开口54。
图4-3说明于上述第一开口54中且于上述导电层56上之一阻障层58的型态。上述阻障层58被用来当作导电阻障层，与置于下方的导电层56电性连接，本发明中上述阻障层58，最好使用钌基材料如钌、钌氧化物及其结合例如一钌氧化物(ruthenium-oxide)/钌薄膜堆栈。于较佳实例中，上述阻障层58的上表面，上述第一绝缘层52的上述上表面大体上为共平面的，如图4-3所示。有一下凹的型状(recessed shape)上述阻障层的上表面最好，具有一个下凹(recessed)的中间区域，且较上述阻障层上表面之周围区域低，如图4-3所示。上述下凹的上表面提供一个增加两接面接触区域的一个好处，因而减少了两接面的接触电阻。
图4-4说明于一上述第一绝缘层52及上述阻障层58之上形成一第二绝缘层60，上述第二绝缘层最好由二氧化硅组成，但也可以使用其它绝缘材料。图4-4说明一第二开口形成于上述第二绝缘层60中，露出上述阻障层58的一部分。上述第二开口62可以通过一个微影成像制作及一蚀刻制作的结合所形成。于一较佳实施例中，因为这外加层提供一个可识别的停止点，上述蚀刻终止层52b提供上述蚀刻制作一适当的控制，且增进经由上述蚀刻制作形成上述第二开口62的晶圆范围的一致性。
图4说明一第一电极64、一介电层66及一第二电极68的形成。上述第一电极64形成于上述第二开口62之中，及上述介电层66形成于上述第二绝缘层60及上述第一电极64之上，最后上述第二电极68形成于上述介电层66之上。于一较佳实例中，上述第一电极64由一钙钛矿金氧化物(perovskite metal oxide)所组成，如SrRuO3。图4-5说明上述第一电极64形成于上述第二开口62的侧壁及底部上，且上述电极64通过上述阻障层58与上述导电层56电性连接。上述第一电极64最好是于上述第二开口62中及上述第二绝缘层60上沉积一钙钛矿金属氧化物来形成。此制作接着实施一移除步骤，如化学机械研磨或反应离子蚀刻，来移除上述第二绝缘层60上的钙钛矿金属氧化物，且区隔出单独的电极。
本发明中使用的上述介电层66具有高介电系数，最好使用介电系数高于100的介电材料，如Ba-Sr-Ti基的材料，明确的说就是BaSrTiO3。此外，上述第二电极68可以由多种的导电性材料所构成，如贵重金属、金属氧化物或其组合物，明确地说就是使用例如Pt、SrRuO3、RuO2或其组合物的材料。
图5-1至图5-4说明本发明另一个实施例，具有如同一第二绝缘层的部分的一蚀刻终止层。图5-1说明一个如二氧化硅的单绝缘层所构成的一第一绝层52，而不是图4-1中表示的上述二氧化硅层52a及上述蚀刻终止层52b的上述组合，图5-1也说明上述第一开口54及上述导电层56的型态。
图5-2说明于上述第一开口54中，上述导电层56上一阻障层58的型态。图5-3说明于上述第一绝缘层60形成于上述导电层之上。此实施例中上述第二绝缘层60，还由例如氮化硅或氮氧化硅所构成之一底部蚀刻终止层60a，及由形成于上述底部蚀刻终止层60a上之二氧化硅层60b所组成。因此，上述蚀刻层60a提供具有可识别停止点之上述制作的一适当控制，且藉以此蚀刻制作增进形成之上述第二开口的上述晶圆范围的统一。图5-4说明一第一电极64、一介电层66及一第二电极68之形成，与图4-5中方法相同。
图6-1至图6-4说明形成图6-3的一扩大的第二开口62A的本发明另一实施例。图6-1说明由二氧化硅层52a，及一蚀刻终止层52b所构成的一第一绝缘层52的形态，其中上述一蚀刻终止层52b与二氧化硅层52a不同的材料，例如氮化硅或氮氧化硅；图6-1也说明上述第一绝缘层52中的一第一开口54，及上述导电层56的形态。
图6-3说明上述第二绝缘层60形成于上述第一绝缘层之上；图6-3也说明于第二绝缘层60中，露出上述整个或上述阻障层58之上表面一大部分的上述扩大的第二开口62a。上述扩大的第二开口62a，可以通过结合一微影程序及一蚀刻程序所形成。于上述较佳实施例中，上述蚀刻终止层52b提供具有可识别的停止点的上述扩大第二开口62a的蚀刻制作一适当的控制，且增进经由上述蚀刻制作形成上述第二开口62a的晶圆范围的一致性。于是，上述被扩大的第二开口62a的蚀刻制作，会很容易控制，不用过蚀刻(over-etching)或底蚀刻(under-etching)处理。在上述较佳实施例中，对上述第二绝缘层60使用一蚀刻制作，如等向性蚀刻、化学干式蚀刻、湿式蚀刻及其组合，以形成上述第二开口62a。
图6-4说明第一电极64、一介电层64及第二电极68的形成，与图4-5中方法相同。上述增加的表面区域露出上述阻障层58的上部，增加它具有上述第一电极64之接触窗区域，且提供内存单元之高速动作较低的电阻值。
图7-1至图7-4为本发明的第四实施例，是结合了本发明第二及第3实施例的一些特点。如图7-3所示，本实施例形成的上述蚀刻终止层60a，作为上述第二绝缘层60的一部分，同样地具有一个扩大的第二开口62a。图7-1说明由例如单层的二氧化硅所构成的一第一绝缘层52的型态。图7-1也说明一第一开口54及一导电层56的型态。此外，如图7-3所示之上述扩大的第二开口62a也提供较大空间，以形成上述电容单元，且如图7-4中所说明，通过增加一第一电极64的上述表面区域，来增大上述电容单元的电容值。
图7-2为于上述第一开口54中的上述导电层56上的一阻障层58的形态。图7-3说明一第二绝缘层60形成于上述第一绝缘层52之上，上述第二绝缘层60由例如二氧化硅或氮氧化硅之蚀刻终止层60a，及于上述下蚀刻终止层上的一个二氧化硅层60b所构成。
图7-3露出上述阻障层58的整个上表面，上述第二绝缘层60中上述扩大的开口62a，包括上述蚀刻终止层及上述二氧化硅层的形态，上述扩大的第二开口62a可以通过结合一微影成像制作及一蚀刻制作来形成。于此较佳实施例中，上述蚀刻阻障62a提供具有可识别停止点的上述扩大的第二开口62a的上述蚀刻一个适当之控制，且增进形成上述第二开口62a之上述晶圆范围的一致性。因此，上述蚀刻制作可以容易地达成，不用过蚀刻或底蚀刻的处理。于上述较佳实施例中，上述第二开口62a形成于上述第二绝缘层中，使用一蚀刻制作，如等向性干式蚀刻、化学干式蚀刻、湿式蚀刻及上述组合。
图7-4说明第一电极64、介电层66及第二电极68的形态，与图4-5中所示的方法相同。上述增加的表面区域露出图7-4中上述阻障层58的上部，增加其具有上述第一电极64的接触窗区域，且提供内存单元的高速动作低的阻抗值。然而，上述扩大的第二开口62a也提供更多空间形成上述电容单元，且通过增加上述第一电极的表面区域如图7-4所示，以增加上述电容值。
图4-5、5-4、6-4及7-4说明本发明的内存储存节点的四种不同实施例。上述实施例的基本结构是相同的。以上述图4-5中的实施例为例，本发明的内存储存节点包括一半导体基板50、于上述半导体基板50上的一第一绝缘层52及于上述第一绝缘层52中的一导电层56。上述导电层56与置于下方的一区域电性连接，上述区域可为上述基板50的部分，例如一沟道(passing)晶体管之一源极区域、或被连接到一电容之形成于上述基板50上其它层上的区域。
参照图4-5，上述内存储存节点包括形成于上述导电层56上的一阻障层58，上述阻障层58与上述导电层56电性连接，且最好包含一钌(Ru)基材料。上述内存储存节点还包括于上述阻障层上的一第一电极64、于上述第一电极64上之一介电层66及于上述介电层66上的一第二电极68。
上述内存储存节点最好还包括一第二绝缘层60形成于上述第一绝缘层52之上，且使上述第二绝缘层60提供一开口62如图4-4所示，因此，图4-5中上述第一电极64被形成图4-4中上述开口62之中，且与上述阻障层58电性连接。图5-3及图7-3中的实施例说明上述第二绝缘层60为一个低部蚀刻终止层60a及一于上述底部蚀刻终止层60a上的氧化层60b的组合。于另一种实施例时，图4-4及图6-3说明一蚀刻终止层可以借助一个由氧化层52a所构成的第一绝缘层52及在上述氧化层52a上的一蚀刻终止层来提供。
如图4-4、5-3、6-3及图7-3中的上述较佳实施例中，上述阻障层58的上表面及上述第一绝缘层52的上表面，是共平面的。上述阻障层58也具有如这些图中所示的一下凹的上表面。上述阻障层58最好含有一钌基材料，如钌化物或其组合，在上述较佳实施例中，上述第一电极64使用钙钛矿金属氧化物，以及上述介电层66具有高于100的一介电系数，且使用例如BaSrTiO3的材料。上述第二电极68会使用导电材料，例如贵重金属、金属化合物及上其组合。
图第4-5、5-4、6-4及7-4中，其实施例说明具有于一凹洞中形成的上述电极64及68的一内存储存节点，然而本发明并不限定上述内存储存节点的形态为一任何特定形态。图8说明形成一内存储存节点的绝大部分的基本结构。上述内存储存节点包括具有一基板50的基本结构、一第一绝缘层52及一导电层56。本发明的上述内存储存节点具有一阻障层58，最好含有于上述导电层56及一第一电极64a之间，形成一钌基材料，来避免由上述形成BST电介质制作导致的氧化问题。如图8中所示，上述内存储存节点也包括于上述阻障层58上的上述第一电极64a、于上述第一电极64a上的一介电层66a及于上述介电层66a上的一第二电极68a。图8说明使用两个电极及一介电层形成一个平板电容之基本组合。熟悉此技术者经由了解本发明后，可应用本发明上述阻障层设计，或等效的阻障层结构来形成多种不同形态之电容结构。本发明并不限定其应用任何形态的电容或电极。
本发明最好使用一个供选择的阻障层利用一钌基材料，例如钌、钌氧化物或一钌氧化物/钌堆栈结构，如图4-3、5-3、6-3及7-3中所示。上述推荐的方法具有数个优点，但并不限定于此。首先，上述钌基阻障层58预防于形成上述第一电极64及上述介电层66制作中，置于下方之插塞56的氧化。第二，本发明保留SrRuO3/BST/平板电极电容的所有较好的特性。上述导电的钌基阻障层58之可能的表示，如钌氧化物层，于上述电极/接触窗(56、58及64)之堆栈中，不会降低上述集成的BST电容的整个电容值。第三，本发明增加于上述第一电极64及阻障层/接触窗插塞56/58之间误对准的误差(tolerance)，且因为此方法通过使用图4-3及6-3中上述蚀刻终止层52b，或图5-3及7-3中上述蚀刻终止层60a，得到晶圆范围中电容的电容值的一致性。
本发明虽以较佳实施例公开如上，然而它不是用来限定本发明，任何熟习此项制造工艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围应当以本专利申请的权利要求书所界定的范围为准。