存储单元，存储单元装置和制造方法 本发明涉及可电擦写的非易失性闪存领域。其描述了一种非易失性存储单元，此存储单元根据SONOS原则(半导体--氧化物--氮化物--氧化物--半导体)构造而成并且可用于假接地“或非”结构之中。
应用于多媒体领域的超大规模集成密度需要非常小的非易失性存储单元。正在发展之中的半导体技术大大的提高了存储能力，并且很快就将进入千兆位级。但是，虽然由光刻技术决定的最小特征尺寸还在不断的减小，可其他参数，例如隧道氧化物的厚度已无法相应的减小。在具有更小体积的平面晶体管上的沟道长度的相应减小需要沟道掺杂的增加，以避免源极和漏极间发生穿通现象。这又导致阈值电压的增加，此电压的增加通常可借助栅极氧化物厚度的减小来补偿。
但是，平面SONOS存储单元需要一个具有一定厚度的等同于栅极氧化物的控制电介质，可由沟道热电子对此存储单元进行编程并可由热空穴(参看美国专利第5,768,192号，第6,011,725号，世界专利第99/60631号)将程序擦去。但是，按所期望的对此厚度的减小将导致程序编制的可重复次数(存储单元的持久性)下降到无法接受的程度。
因此，需要一个足够大地沟道长度以确保沟道中的渗杂浓度不必被选择的过高，否则阈值电压就会升的太高。
在J.田中(J.Tanaka)等人发表的题为“具有高的抗短沟道效应的亚0.1μm开槽栅极金属氧化物半导体场效应晶体管(MOSFET)”(IEDM 93，第537-540页，1993年)的文章中描述了一种位于p+基片上的晶体管，其中栅电极安置于n+源极区和n+漏极区之间的沟槽上，于是按此种方式在基片上形成了弯曲的沟道区。
在K.中川(K.Nakagawa)等人(发表于2000电气与电子工程师协会(IEEE)论文集中超大规模集成电路(VLSI)技术论文文摘)题为“具有自对准沟道晶体管和隔离结构的快速电可擦可编程序只读存储器(EEPROM)单元”的文章中描述了一种作为具有浮栅电极的存储单元的晶体管，其位于n+源极区和n+漏极区之间，并延伸到基片的p-井区。在浮栅电极与控制栅电极之间具有按“氧化物--氮化物--氧化物”层序列构成的电介质层。
德国专利第195 45 903A1号描述了一种只读存储单元装置，其中平面金属氧化物半导体(MOS)晶体管排列成平行的单元。相邻的单元交替地位于纵向沟槽底部和相邻纵向沟槽之间。位线横向排列并且字线与纵向沟槽平行。
德国专利第196 00 422C1号描述了一种可电编程的存储单元装置，其中具有众多独立的存储单元，每个单元都包括一个具有栅极介质的金属氧化物半导体(MOS)晶体管，栅极介质上具有陷阱，并且单元排列成平行的行。在任何情况下，相邻的行都交替地位于纵向沟槽底部和相邻纵向沟槽之间，并互相隔离。
德国专利第196 03 810C1号描述了一种存储单元装置，其包括具有平面金属氧化物半导体(MOS)晶体管的第一存储单元和具有垂直金属氧化物半导体(MOS)晶体管的第二存储单元。在此情况下，平面金属氧化物半导体(MOS)晶体管安置于呈带状的平行沟槽底部和顶部。垂直金属氧化物半导体(MOS)晶体管安置于沟槽的侧壁上。
本发明的目的是提供一种用于需要非常小的表面积的存储单元装置的存储单元，以及其相关的制造方法。
可通过具有如权利要求1所述特征的存储单元，具有如权利要求15所述特征的存储单元装置以及具有如权利要求21所述特征的方法来实现此目的。其构造将出现在附属权利要求中。
根据本发明的存储单元具有一个存储晶体管，其位于半导体本体或半导体层的顶面并且具有位于源极区和漏极区之间的栅电极，源极区和漏极区形成于半导体材料之中。栅电极通过电介质材料与半导体材料隔离。至少在源极区与栅电极之间和漏极区与栅电极之间具有一个包括存储层的层序列，其用于在源极和漏极浮获电荷载流子，存储层位于边界层之间。边界层的材料比存储层的材料具有更高的能带间隙，这使得陷入边界层之间的存储层的电荷载流子将保持于此区域中。
用于存储层的合适材料最好是氮化物；氧化物主要适合作为周边材料。考虑存储单元用硅材料系统的情况，在此例中存储层是能带间隙约为5eV的氮化硅，同时周边边界层是能带间隙约为9eV的氧化硅。存储层与边界层相比应为具有更小能带间隙的不同材料，为了电荷载流子的良好电封闭效果，期望它们能带间隙之间的差距尽可能的大。陷阱或俘获中心最好位于存储层中，并在存储层的能带间隙内形成将被电荷载流子占据的能级。
面向半导体材料的较低边界层如此之厚，以至于避免了电荷载流子的直接穿隧。因此，当使用二氧化硅时，较低边界层最好至少约为6nm到7nm厚。面向栅电极的较高边界层的厚度通常最好约为较低边界层厚度的两倍，以避免在擦除操作时的直接隧道效应和栅极外的FowlerNordheim(福勒诺德翰)隧道效应。
包括存储层和边界层的层序列最好由低的等同氧化物厚度组成，此厚度意味着作为形成相同电容的电介质的纯氧化层的厚度。为了此目的，以这样一种方式选择层的材料，使得层序列的平均相对介电常数超过4。这最好由下列事实实现，对应于二氧化硅的情况，面向半导体材料的较低边界层的材料所形成的相对介电常数至少为3.9。如果选择的相对介电常数再高一些就更好了，至少约为7.8，因为按此方式可获得改良的栅控制并使更快速的编程成为可能。这是因为减小了栅极介质的有效电厚度，以及更薄的较低边界层允许更高的编程速率和/或更低的编程电压。
在本文中，必须考虑下面这个事实：半导体材料与存储层之间的势垒能级必须保持足够高。当较低边界层材料的相对介电常数增加时，此势垒能级通常降低。在硅上使用二氧化硅的情况下，势垒能级约为3.1eV；这是硅中电子的费密能级(Fermi level)与二氧化硅层中导带的较低边缘间的距离。此势垒能级不应低于2eV。相反的，一个低的势垒能级是有利的，因为在此情况下的编程速率显著提高，并且其提供了降低源极/漏极电压的可能性以及沟道中发生穿通的可能性。因此，如果需求允许，较低边界层的材料也可有利的具有至少20的相对介电常数。
由于硅和二氧化硅之间的界面被很好的控制着，所以由二氧化硅构成的较低边界层较为有利。举例而言，可以使用氧化钽、硅酸铪、氧化钛(理想配比成分为TiO2)、钛酸盐、氧化钽(理想配比成分为Ta2O5)、钽酸盐、氧化锆(理想配比成分为ZrO2)、氧化铝(理想配比成分为Al2O3)或本征导电(无掺杂的)硅与氧化硅结合作为存储层的材料。氮化硅具有约7.9的相对介电常数。使用具有更高介电常数(例如＝15...18)的替代材料使得用于存储的层叠结构的等效氧化物总厚度减小，因此更加有利。另一方面，氮化硅也可很好的用于较低边界层。在此情况下，可使用氧氮化硅代替纯的氮化硅；此时，氧和氮的含量可以从半导体材料到存储层连续的或逐步的变化。
不仅上面列出的材料，如氧化钽、硅酸铪、氧化钛、氧化锆和氧化铝，而且氧化钽(理想配比成分为Ta2O5)、钛酸盐和钽酸盐也可作为边界层的适合材料。应特别强调在边界层中硅酸盐的使用。举例而言，可以使用硅酸铪达到较好的效果，此例中其最好不具有陷阱。以这种方法，也可使较低边界层中成份连续的变化，其中，为了与基片或半导体本体的硅获得良好的界面，必须在底部具有二氧化硅，并使其朝向顶部，即朝向存储层，此材料将不断增加的与铪混合，以至于如果方式适当，将获得具有理想配比成分的硅酸铪。朝向存储层，材料中的含硅量将减少，直到最后仅有HfO2邻接存储层。结果是，当独用二氧化硅时，半导体材料和存储层之间的势垒能级从3.1eV减小到约2eV。用其它的化学元素代替铪，也可以使基于二氧化硅的较低边界层中成份相应地发生连续的变化，最好以金属作为添加剂，例如钛、锆或镧。以及硅酸盐，Al2O3和Ta2O5尤其适用于较高边界层，它们与钛酸盐、二氧化钛、钽酸盐或五氧化二钽结合后也非常适用于存储层。
将包括一个边界层、一个存储层和一个附加边界层的层序列施加于半导体本体顶面的整个表面之上，以便存储层部分也位于此相对于顶面水平的表面区域，以及充满栅电极的沟槽底部。或者，存储层也可能由于包含存储层的层序列在任何情况下都位于沟槽的壁上而被限定，这些沟槽位于半导体材料之中，并且沟槽中排列着独立的并被这些壁打断的栅电极。
根据本发明的存储单元可以在假接地“或非”结构中被连接成存储单元装置，使得在宽的范围内自由选择沟道长度成为可能。这通过在半导体本体中形成沟槽来实现。例如，可在已经制成的n+区中蚀刻沟槽，使得在这些沟槽底部的沟道区具有指向半导体本体的曲率或相对于源极和漏极区被更深地引导。此装置的优势特别在于，以此方式可以占据半导体本体(交叉点单元)的顶面水平面上的最小可能区域，区域可借助由光刻技术获得的样式的精细度而缩小(涉及收缩性标准)。此外，借助于沟槽深度以及沟槽底部的形状可将存储晶体管的沟道长度最优化。与使用相同等级的平面晶体管(设计规则)相比可获得小于1V的低阈值电压与更高的“源极—漏极”电压。
下面将结合图1至13更为详细的介绍根据本发明的存储单元的实施例及其制造方法。
图1显示了存储单元装置的平面图。
图2和图3显示了经过多个加工步骤以后，图1中所标记的横截面。
图4显示了对应于图3中所示横截面的替代结构。
图5和图6显示了图3和图4所示实施例在图1和图4中所标记的横截面。
图7显示了对应于图3中所示横截面的另一具体实施例。
图8和图9显示了分别对应于图5和图3中所示横截面的另一实施例。
图10、12和13为平面图，图11为横截面图，用于解释替代的制造方法。
图1利用图示的平面图描绘了一个典型的存储单元装置布局，此装置将作为一个存储器。在由埋入的位线BL1，BL2，…..，BLn以及安置于位线上方的字线WL1，WL2，…..，WLn(字线更接近于包含存储器的芯片表面)所占据的区域中，设置有充当存储器的层序列，并且在下面描述的例子中，为了简化描述，将其假定为“氧化物--氮化物--氧化物”层序列或ONO层序列。此ONO层序列被打断于位线与字线之间或位于整个表面之上。在存储器的周边为使用互补金属氧化物半导体(CMOS)技术设计的驱动组件，以用于对存储器的访问，其最好包括电路逻辑。为了选择通向独立存储单元的源极区和漏极区的位线，在此例中具有选择晶体管T。例如用于二进制寻址时，选择晶体管的栅电极整个与选择栅线SG1，SG2，......，SGn连接。此类型的存储器结构本身已知。
图2描绘了采用较佳制造方法制造的存储器实施例的第一中间产品的截面图。最好将此制造过程作为互补金属氧化物半导体(CMOS)工艺的一部分，此工艺也被用于驱动电路的制造。在本文中，通常在初始时将衬垫氧化物12和垫氮化物13覆盖于半导体本体或在基片上生长的半导体层的顶面。使用适当的掩模技术，蚀刻出用于存储器的沟槽以及STI隔离(浅沟槽隔离)，优选其最小宽度(同一存储单元的源极区和漏极区之间的距离)最多为180nm并充满了电介质材料，例如氧化物。
使用已知的互补金属氧化物半导体(CMOS)工艺，通过在半导体材料中注入掺杂物形成p-井区和n-井区。最好在存储器区域中制造p-井区10。为那些用于将存储器字线与负电位连接的晶体管制造互相嵌入的具有三个电导率交替符号区域的三井，以便可以使用热空穴(HH)方法利用负的栅电位对存储单元进行擦除。利用附加注入11，在此例中为n-型电导率，制造包含独立存储晶体管中源极区3和漏极区4的位线。在任何情况下，漏极区4都对与其串联的晶体管起源极区的作用。上述使用沟道热电子(CHE)的编程方法使得任何存储单元既可以通过源极区，也可以通过漏极区储存一个信息位，在编程过程中，基于晶体管根本上的对称结构，源极和漏极的角色可以互换。
沟道热电子(CHE)编程和热空穴(HH)擦除需要在源极或漏极和井区的电导率之间有一个硬过渡。因此，引入用于电导的异号掺杂物(此例中为p+型电导)，最好结合在源极和漏极注入掺杂物(此例中为n+型电导)，并将异号掺杂物以更高的浓度更深的注入与源极和漏极相连的井区的层部分(此例中为p-型电导)。
清晰的蚀刻出作为存储晶体管栅电极的沟槽14，去除垫氮化物和衬垫氧化物并将ONO层序列施加于整个表面。ONO层序列最好具有一个包含氧化物的较低边界层5，其厚度约为2.5到8nm(最好用热方法制造底部氧化物)，一个包含氮化物的存储层6，其厚度约为1到5nm(最好用LPCVD[低压化学气相沉积]法沉积)，以及一个包含氧化物的较高边界层7，其厚度约为3到12nm(沉积顶部氧化物)。沟槽中充满导电材料，最好充满导电的掺杂多晶硅，其施加于整个表面，以制造栅电极2以及充当导体轨道并形成字线WL的层8。同时也可用例如硅化钨或钨金属层，制造可以减小馈电电阻的层9。
图3显示了图1中标记的存储单元装置截面的部分示图，其还描绘了掩模层15，此层可以是氮化物硬掩模，其样式为带状并用来形成栅电极与字线的样式，此层通过去除未被掩模覆盖的多晶硅而形成，可以用例如RIE(反应离子蚀刻)进行去除。
图4显示了一个替代结构，其中，在施加多晶硅层之前，各向异性地向下蚀刻ONO层序列直到较低边界层。因此，ONO层序列的残余物仅存于那些用于储存捕获的电荷载流子的沟槽的壁上区域。否则，此具体实施例将与图3所示的具体实施例相同。
图5显示了存储单元装置的部分横截面，其相对于字线横向排列。此实施例对应于图3中的设计，其具有位于整个表面上的ONO层序列。当将字线构成带状样式之后，制造隔离层16，此操作构成了互补金属氧化物半导体(CMOS)外围驱动电路制造工艺的一部分。在将字线构成带状样式的过程中，位于字线间的ONO层序列可以至少部分的例如离开较低边界层5，或甚至完全去除下降到半导体材料。如果去除图5中由实线表示的字线间的ONO层序列，则隔离层可以相应延伸至边界层或半导体材料。在整个表面上的氮化物层17由平面化层18覆盖，平面化层也填满了位于字线间的沟槽剩余部分。在施加平面化层18之前，也可在字线间进行p+注入，以提高独立存储单元间的绝缘性。
图6显示了图4所示具体实施例的与图5方向相同的截面。在图4所示方向中，以虚线50表示(隐藏的轮廓)的较低边界层5的上部界面穿过源极/漏极区3/4。在那些剩余的类似隔离层的残余物的ONO层序列部分的上方，具有栅电极区域2。较低边界层5存在于整个表面。存储层6和较高边界层7仅存于栅电极与源极/漏极区之间的沟槽侧壁上。位于这些层的画出的局部表面间的边界取决于横截面的准确位置，沟槽壁的倾角以及层厚度的一致性。图6仅用于解释基本结构，在其他方面对应于图5所示结构。
图7显示了另一具体实施例，其中沟槽为V型设计。对应于图3中设计的细节，在此图中用相同的序号表示。作为具有V型倾角的沟槽壁的较佳结构仅存在于沟槽的较低区域，同时相对于源极和漏极区侧向的沟槽壁大体上呈陡峭的垂直形式。从而，通过对ONO层序列的各向异性的垂直蚀刻，可以将所有的物质从残留于沟槽壁上部区域的部分上去除，即正好位于将要加工的栅电极和源极/漏极区之间。在此区域中，如果在存储层的去除完成之后，将较低边界层(底部氧化物)氧化以具有更高的厚度，则可在栅电极与沟槽较低区域的半导体材料间获得改良的绝缘性。
图8和图9显示了另一实施例的与字线垂直的横截面以及与字线平行的横截面。在此设计中，作为栅电极的沟槽14中的电介质材料仅在作为字线的区域中被去除。仅将用于字线的多晶硅引入沟槽的外露部分。因此，可以免去再填充开放于字线间的沟槽的需要。为了获得平坦表面，在填满电介质材料(最好是氧化物)的沟槽14开辟之前，将电介质材料层19(最好也为氧化物)施加于整个表面之上。覆盖层19表面的带状掩模(层19存在于提供给字线的区域之间)，使得蚀刻出用于字线的带状开口成为可能，在沟槽中特别深，但在沟槽间的层19上则较浅。ONO层序列中的层5/6/7就沉积于这些开口中。
此变体的优势在于下列事实：当沉积完用于栅电极2的多晶硅和为字线准备的导体轨道8后，沟槽完全被填满。因此，可将减小电源电阻的层9的制造作为用于制造驱动电路组件的硅化过程(硅化物)的一部分，层9由硅化钴或硅化钛构成，作为开始时将此层9以钴的形式进行施加，此钴接着被硅化的结果。
从图9中还可看出，开始时施加的垫氮化物13留于沟槽间作为栅电极，并在位线之上(在图9所示截面中，在任何情况下都可看见位线的一个源极区和一个漏极区)。这是因为如果不在蚀刻沟槽前去除垫氮化物，其也可以作为用于蚀刻沟槽的掩模(蚀刻中止)。在如图8和图9所示具体实施例的制造过程中，这更具有特别的优势，当使用带状掩模开辟用于字线和栅电极的区域时，仍存在于沟槽间的那些垫氮化物13的部分形成了合适的蚀刻中止层，使得深层蚀刻仅发生于位线之间，而源极/漏极区仍处于原地。
所述的制造方法的替代变体的条件是，不管实际的存储媒体具有何种特殊结构，应在将栅电极引入沟槽的开口中之后施加字线并使其形成样式。图10到13对此过程进行了描绘。图10显示了基片或半导体本体的顶面，例如p-井区10的顶面，以及预先定向的位线BLn-1，BLn，BLn+1。最好首先将一个衬垫氧化物和一个垫氮化物施加于此顶面。使用一带状掩模将沟槽蚀刻到半导体材料之中，并且这些沟槽充满电介质21，这最好利用氧化物以STI(浅沟槽隔离)的方式进行。
图11显示了图10中标记的横截面，其中可看见位于被填满的沟槽间的衬垫氧化物22和垫氮化物23的层。顶面上具有附加的带状掩模，其横向于，最好垂直于先前使用的带状掩模的定向。通过此附加掩模在电介质21上制造开口。
图12显示了用此种方式获得的装置。在此情况下用虚线边缘分开表示的附加掩模的带状部分24，其与已被蚀刻和填满的沟槽相垂直。在那些由附加掩模暴露出的残留的顶面区域，去除了填满的沟槽中的电介质21，从而在这些位置形成了开口25。在这些开口中，电介质21被去除直到沟槽的基底。
如上所述，可以在后继的方法步骤中，使用呈带状样式的电介质材料层19，引入栅电极和与其以自对准方式排列的字线。但是，也有可能初始时开口25在相关壁上具有栅极介质并且被填入栅电极材料，以及在此后制造字线。在此制造过程的变化中，将一提供给字线的材料层(例如W，WSi，多晶硅)沉积于整个表面，即也包括沉积于引入开口中的栅电极上。如果栅电极和字线的材料相同，则开口25也在此材料沉积于顶面的整个表面的同时被填充。晶体管的栅电极也可以是具有第三掩模的有利结构。栅电极位于存储器区域边缘的控制电路区或位于集成于同一芯片上电路的逻辑区域。因此，以一种简单的方式实现了字线在阵列间距中的接触，即以互相邻接的字线与控制电路的电路组件之间的距离，控制电路利用所需的电压控制存储晶体管。使用呈带状的第三掩模，从沉积于整个表面上的层中形成字线的样式。但是，由于所加工的呈带状的第三掩模并不必要与先前使用的形成开口25的掩模精确互补，有可能字线关于栅电极相对于其纵向方向发生稍微的横向偏离，即并不完全与栅电极对准。
图13也对应于图12显示了装置的顶面，此时已完成了向开口25中填入栅电极26以及字线27的样式的形成。在此情况下，夸张的显示出了清晰的字线，这是通过将其关于栅电极26横向偏移。因此在任何情况下，字线27仅部分的覆盖栅电极26，在此例中，当从上俯视时，栅电极大约呈正方形，以虚线表示的隐蔽轮廓代表其被覆盖的区域。
在制造方法的另一变体中，首先仅对那些作为STI(浅沟槽隔离)沟槽的沟槽进行蚀刻并将电介质材料填入其中，这些沟槽用于与围绕存储单元装置形成环状的周边驱动电路的绝缘。在制造用于位线和源极与漏极的掺杂区时，仅将用于栅电极的沟槽蚀刻到半导体材料之中。但是，上述设计具有的优势为沟槽关于外部STI(浅沟槽隔离)自对准。
在形成字线的样式之后，执行已知的完成驱动组件的通常工艺步骤。这特别包括对驱动晶体管的源极和漏极区的注入过程，过程包括LDD和口袋注入(pocket implant)，并且其加工独立于存储单元结构。通过适当数量的排列于金属间电介质上的具有特定样式的金属层，实现相互间的连接。对于根据本发明的存储单元装置的制造过程的描述，同时也揭示了其结构，特别是单独申请的独立存储单元的结构。