一种修正线型薄膜层末端紧缩效应的方法 【技术领域】
本发明是一种于半导体芯片上制作线型薄膜层的方法，特指一种可修正线型薄膜层的末端紧缩效应的方法。背景技术
众所周知，微影(photolithography)是半导体制程中最重要的步骤，用以将集成电路(integrated circuits)的布局(layout)图案顺利地转移到半导体芯片上。其必须先制作一光罩并在光罩上形成一设计的图案，接着再通过微影制程来将光罩上的图案以一定的比例转移(transfer)到该半导体芯片表面的光阻层上。而在集成电路蓬勃发展的今日，元件缩小化与积集化是必然的趋势，所以该等用来进行微影与蚀刻(etching)制程的布局图案亦须被设计得越来越小，以有效缩小半导体芯片上各式元件的尺寸。
然而在进行图案转移时，由于微影制程中的曝光(exposure)步骤所能制作出地图案的临界尺寸(critical dimension，CD)会受限于曝光机台(opticalexposure tool)的分辨率极限(resolution limit)，因此在对于这些微小图案的光罩图案进行曝光制程以形成光阻图案时，便非常容易发生光学接近效应(optical proximity effect)，使得形成于光阻层上的图案的转角处(corner)将会因为过度曝光(overexpose)或是曝光不足(underexpose)，造成分辨率减损(resolution loss)，进而导致所设计图案的末端尺寸的缩小化，亦即末端紧缩效应(end-of-line shortening)，影响集成电路的电性表现。
现今要制作一个栅极线宽(line width)小于曝光机台的最小曝光极限的MOS晶体管，例如由0.18微米(μm)缩小至0.13微米或以下，大多是利用一光阻缩小(trimming)的步骤，亦即削光阻(descum)制程来达成。
参阅图1-图4所示，为传统于一半导体芯片10的硅基底12上制作栅极的线型薄膜层24的制程示意图，图2与图4分别为图1与图3沿切线2-2’以及切线4-4’的剖面图。
如图1与图2所示，主动区域14定义于半导体芯片10的硅基底12中，浅沟隔离(shallow trench isolation，STI)15设于硅基底12中，且环绕于主动区域14周围。传统于半导体芯片10的硅基底12上制作栅极的方法是：
先依序形成用来当作作栅氧化层的氧化层16，与用来当作作栅导电层的薄膜层18于硅基底12的表面；然后于硅基底12表面沉积一层用来当作抗反射层(anti-reflection coating，ARC)的氮氧化硅层(silicon-oxy nitride，SiON)20；接着于氮化硅层20上形成光阻层23，并进行微影制程，以于光阻层23中定义出一线型薄膜层图案，其中抗反射层20可以预防后续微影制程中，于光阻层23内形成直立波(standing wave)图案。
如图3-图4所示，进行光阻缩小(trimming)的步骤，亦即削光阻(descum)制程。首先将半导体芯片10置于一电浆气压舱(未显示)中，并通入C2F6、氧气与氦气当作反应气体，进行一电浆干蚀刻制程，以去除光阻层23二垂直侧边上的一预定厚度，进而缩小(trimming)光阻层23的临界尺寸(criticaldimension)；然后进行干蚀刻制程，以去除未被光阻层23所覆盖的薄膜层18，直至氧化层16表面；随后去除光阻层23，完成线型薄膜层24的制作。
如图3所示，虽然传统进行一光阻缩小制程，可改善在微影的制程中，其主要缺陷在于：
由于光学接近效应所造成的光阻图案的失真情形，亦即曝光不当造成光阻图案的转角形成圆形的轮廓，使得光阻图案的尺寸缩小化，但是在后续经由蚀刻所形成的线型薄膜层，仍然有末端尺寸过小且形状不均的问题，使得线性薄膜层的末端尺寸过小，无法达到覆盖与绝缘的效果，进而影响集成电路的电性表现。发明内容
本发明的主要目的是提供一种修正线型薄膜层末端紧缩效应的方法，通过修正线型薄膜层的末端紧缩效应，达到提高集成电路的电性表现的目的。
本发明的目的是这样实现的：一种修正线型薄膜层末端紧缩效应的方法，其特征是：半导体芯片上包含有基底，主动区域定义于该基底上，及薄膜层设于该基底上，该方法包含有下列步骤：
(1)于该薄膜层上形成第一罩幕层；
(2)于该第一罩幕层上形成图案化的第一光阻层，用来定义该线型薄膜层图案；
(3)进行第一蚀刻制程，去除未被该第一光阻层所覆盖的该第一罩幕层，直至该薄膜层表面；
(4)去除该第一光阻层；
(5)于该薄膜层表面及该第一罩幕层表面形成图案化的第二罩幕层，且该第二罩幕层形成有用来定义该主动区域图案的开口；
(6)缩小未被该第二罩幕层所覆盖部分的该第一罩幕层的尺寸；
(7)去除该第二罩幕层；
(8)进行第二蚀刻制程，去除未被该第一罩幕层覆盖的该薄膜层，以形成该线型薄膜层；
(9)去除该第一罩幕层。
该薄膜层包含有多晶硅，该线型薄膜层是用来作为栅极或字符线。该第一罩幕层为氧化硅层。该第一蚀刻制程及该第二蚀刻制程皆为干蚀刻制程。缩小未被该第二罩幕层所覆盖部分的第一罩幕层的尺寸是通过等向性蚀刻制程。
本发明还提供另一种修正线型薄膜层末端紧缩效应的方法，其特征是：半导体芯片上包含有基底，主动区域定义于该基底上及线型薄膜层设于该基底上并部分重叠于该主动区域，该方法包含有下列步骤：
(1)于该线型薄膜层上形成罩幕层；
(2)于该罩幕层上形成光阻层，且于该光阻层上形成有用来定义该主动区域图案的开口；
(3)进行蚀刻制程，沿该光阻层的开口蚀刻该罩幕层，并停止于该基底表面及该线型薄膜层表面；
(4)去除该光阻层；
(5)缩小未被该罩幕层所覆盖部分的该线型薄膜层的尺寸；
(6)去除该罩幕层。
该基底上另包含有栅氧化层，该线型薄膜层是用来作为栅极或字符线。该线型薄膜层包含有多晶硅。该罩幕层为氧化硅层。该蚀刻制程为干蚀刻制程。缩小未被该罩幕层所覆盖部分的该线型薄膜层的尺寸是通过等向性蚀刻制程。
本发明是先依序于半导体芯片上形成薄膜层及第一罩幕层，再于第一罩幕层上形成图案化的第一光阻层来定义线型薄膜层图案，随后去除未被第一光阻层所覆盖的第一罩幕层，直至薄膜层表面，然后于薄膜层表面及第一罩幕层表面形成具有一开口的第二罩幕层，且开口是相对应于半导体芯片的主动区域图案，接着缩小未被第二罩幕层所覆盖的第一罩幕层的尺寸，最后去除第二罩幕层及未被第一罩幕层覆盖的薄膜层，并去除第一罩幕层，完成线型薄膜层的制程。
由于半导体制程所需求的栅极线宽大小会受限于曝光机台，因此必须对曝光后的薄膜层再进行缩小制程，但是此缩小制程会使得薄膜层的两末端因为曝光不均或过度蚀刻而造成末端紧缩效应，因此本发明利用第二罩幕层为硬罩幕，覆盖住薄膜层的两末端，使得线型薄膜层的两末端的尺寸及形状，不会因为进行线宽缩小制程而发生末端紧缩效应，以解决传统技术的尺寸缩小的缺点。
下面结合较佳实施例和附图进一步说明。附图说明
图1-图4为传统于半导体芯片的硅基底上制作栅极的线型薄膜层的制程示意图。
图5为本发明制作半导体芯片上的线型薄膜层的俯视示意图(一)。
图6为图5沿切线6-6′的剖面示意图。
图7为本发明制作半导体芯片上的线型薄膜层的俯视示意图(二)。
图8为图7沿切线8-8′的剖面示意图。
图9为本发明制作半导体芯片上的线型薄膜层的俯视示意图(三)。
图10为图9沿切线10-10′的剖面示意图。
图11为本发明制作半导体芯片上的线型薄膜层的俯视示意图(四)。
图12为图11沿切线12-12′的剖面示意图。
图13为本发明制作半导体芯片上的线型薄膜层的俯视示意图(五)。
图14为图13沿切线14-14′的剖面示意图。
图15为本发明实施例2制作线型薄膜层的俯视示意图(一)。
图16为图15沿切线16-16′的剖面示意图。
图17为本发明实施例2制作线型薄膜层的俯视示意图(二)。
图18为图17沿切线18-18′的剖面示意图。
图19为本发明实施例2制作线型薄膜层的俯视示意图(三)。
图20为图19沿切线20-20′的剖面示意图。具体实施方式
实施例1
参阅图5-图14所示，为本发明制作栅极的线型薄膜层48的最佳实施例的示意图。
如图5-图6所示，一主动区域34定义于一半导体芯片30的硅基底32中，一浅沟隔离35设于硅基底32中且环绕于主动区域34周围。
本发明是先于硅基底32的表面依序形成一氧化层36用来当作栅氧化层，与一薄膜层38用来当作一栅导电层，其中薄膜层38可由掺杂多晶硅、未掺杂多晶硅、金属硅化物以及金属所构成。接着利用一化学气相沉积法，依序于多晶硅层38表面沉积一层氮氧化硅层39，当作一抗反射层用来降低光反射率，与一罩幕层40，例如为氧化硅层；然后于罩幕层40上形成一图案化的光阻层42，用来定义一标准线宽L1的栅极图案，其中标准线宽为一曝光机台的的最小曝光极限，例如为0.18微米。
如图7-图8所示，接着进行一非等向性干蚀刻制程(anisotropicetching)，以去除未被图案化的光阻层42所覆盖的罩幕层40，直至氮氧化硅层39的表面，使得未蚀刻部分的罩幕层40形成一硬罩幕41，并去除图案化的光阻层42。
如图9-图10所示，于氮氧化硅层39与硬罩幕41表面均匀沉积一罩幕层44，例如一光阻层，并进行一微影与蚀刻制程来定义罩幕层44的图案，使得罩幕层44具有一大于主动区域34的开口46，以确保在主动区域34内的线型薄膜层图案为均匀直线。
如图11-图12所示，进行一等向性(isotropic)蚀刻制程，例如一湿蚀刻制程，以含有氢氟酸(hydrofluoric acid，HF)的蚀刻溶液，来缩小未被罩幕层44所覆盖部分的硬罩幕41的尺寸，而由标准线宽L1(例如为0.18微米)缩小至制程所需线宽L2(例如0.13微米或以下)。
如图13-图14所示，然后去除罩幕层44，并进行一非等向性干蚀刻制程，以去除未被缩小的硬罩幕41所覆盖的氮氧化硅层39与薄膜层38，最后去除硬罩幕41，完成线型薄膜层48的制作。其中该线型薄膜层48的形状为两端宽度较宽，中间宽度较窄的工字型，且中间宽度即为栅极线宽L2，是用来作为一栅极(gate)或字符线(word line)。
实施例2
参阅图15-图20所示，为本发明制作栅极的线型薄膜层58的实施例2的示意图。
如图15-图16所示，一主动区域54定义于一半导体芯片50的硅基底52中，一浅沟隔离55设于硅基底52中且环绕于主动区域54周围。首先于硅基底52的表面依序形成一栅氧化层56，与一线型薄膜层58。其中线型薄膜层58包含有一多晶硅层(未显示)与一抗反射层(未显示)，且线型薄膜层58用来作为一栅极或字符线，其宽度为一标准线宽L3，例如0.18微米。
如图17-图18所示，利用一化学气相沉积法，于线型薄膜层58上形成一罩幕层60，例如为氧化硅层，再于罩幕层60上形成一图案化的光阻层62，且图案化的光阻层62具有一大于主动区域54的开口66，以确保在主动区域54内的线型薄膜层图案为均匀直线。接着进行一非等向性干蚀刻制程，以去除未被图案化的光阻层62所覆盖的罩幕层60，直至栅氧化层56与线型薄膜层58的表面。
如图19-图20所示，随后去除光阻层62，进行一等向性蚀刻制程，以缩小未被罩幕层60所覆盖部分的线型薄膜层58的尺寸，直至所需要的线宽L4，例如0.13微米或以下，最后去除罩幕层60，完成栅极的线型薄膜层58的制作。
在本发明的最佳实施例中，由于硬罩幕41的两端以突起罩幕层40为屏障，来进行一等向性蚀刻，因此并不会缩小到硬罩幕41的两端，而只缩小开口46中硬罩幕41的宽度至半导体制程中所需求的栅极线宽大小，如0.13微米或以下。
此外，本发明的制作方法除了应用于栅极的制作外，亦可同样地被运用来缩小其它半导体芯片上的各种元件的临界尺寸。
相较于传统技术，本发明利用一具有一开口的罩幕层，其开口相对应于硅基底的主动区域的图案，以覆盖住薄膜层的两端，使得薄膜层的两端的尺寸及形状，不会因为进行缩小制程与后续的蚀刻制程，而发生线型薄膜层的末端紧缩效应，影响集成电路的电性表现。运用在0.13微米以下的栅极的制程时，本发明不但能将栅极临界尺寸缩小至所需线宽，并使得薄膜层的两末端不会因为进行线宽缩小制程，而发生末端紧缩效应，以达到良好的覆盖与绝缘效果。
以上所述仅为本发明的较佳实施例，凡依本发明所做的均等变化与修饰，皆应属于本发明所涵盖的保护范围。