包含应力调节覆盖层的互连结构及其制造方法 【技术领域】
本发明一般涉及集成电路(IC)，更加特别涉及互连结构，包括多层互连结构，其中通过采用一个应力调节覆盖层而大大减小该结构的内部应力。本发明还涉及一种制造具有大大减小内部应力的互连结构的方法。
背景技术
通常，半导体器件包括多个形成集成电路的电路，包括芯片(例如，线的芯片后端，或者“BEOL”)、薄膜封装和印刷电路板。集成电路可以用于计算机和电子设备并且可以包含百万个晶体管以及在单晶硅基片上制造的其他电路元件。为了使该器件工作，通常要设置一个信号路径的复杂网络，以连接在该器件地表面上分布的电路元件。随着集成电路的复杂度和数目增加，把这些信号的有效排布在该器件上变得困难。因此，形成多级或多层互连方案，例如双重镶嵌布线结构，变得更加可取，因为其在一个复杂半导体芯片上的大量晶体管之间提供高速信号路径图案中是有效的。在该互连结构中，金属通孔垂直于该硅基片，并且金属线平行于该硅基片。
当前，形成在一个集成电路芯片上的互连结构由以大约1x(被称为“窄线”)的最小光刻特征尺寸而制造的至少大约2至8个布线层级所构成，并且在这些层级上的是以大于大约1x(倍)的窄线的最小宽度所制造的大约2至4个布线层级。一般来说，这些较大的布线具有等于窄线的最小宽度的大约2x和/或大约4x的宽度(被称为“宽线”)。宽线可以具有大于大约1x的窄线的最小宽度的任何宽度，通常为2x和4x。在一类现有结构中，该窄线被形成在低介电常数(k)有机聚合物绝缘层中，并且宽线由具有大约4的介电常数的二氧化硅绝缘层所制成。例如参见，Goldblatt等人所著的“A High Performance 0.13μm Copper BEOLTechnology with Low-K Dielectric”，Proceedings of IITC，2000。
但是，可靠性问题与这些现有结构相关联。例如，这些结构不足以经受当前的处理操作，包括与半导体制造相关的热循环。一般来说，在制造过程中，该半导体器件在400-450℃的温度下受到大约5至20个热循环。并且在现场工作过程中，该器件进一步在大约150℃的温度下受到多次热循环。完整的IC的可靠性测试通常包括“热循环测试”，其中该部分被在所选择的低温和所选择的高温之间进行几百次循环。随着重复的热循环而增加的通孔电阻，当执行这些热循环时，出现导致在该互连结构中的金属通孔的电阻改变的各种因素。在通孔电阻中最大增量出现在该宽线层级之下的最上一个窄线层级处。
与这些现有结构相关的另一个问题是在最上方窄线层和最下方宽线层的界面的位置处观察到不良的附着性。不良的附着性是由于在与该界面相关的层面中的材料的高应力程度所造成的。该现象被称为剥离。本领域的普通技术人员还不十分清楚或者完全清楚这种附着性问题的具体细节。一般认为不良附着性的问题是由于在与界面相关的层面中的材料的高应力程度所导致的。在这些层面中的每种材料具有一个内部应力，伸张或压缩，其最终导致叠加在另一个层面上的层面弯曲。通常，伸张应力具有大于0的数值，而压缩应力具有小于0的数值。如果该应力特别高，以至于在该界面上产生比层面之间的附着力更大的作用力，则出现剥离。
因此，需要提供一种互连结构，其可以为该器件在最上方窄线和最下方宽线层的界面处提供更好的附着性以及提供较低的有效电容。这使得电信号更快地通过。该互连结构最好具有足够低的应力程度，即，约等于0，从而在低温(例如，室温)和高温(例如，高于约150℃)受到热循环时提供稳定的结构。最好把该结构的应力调节为相对较低的压缩值(不为0)，以用于特殊的应用。
【发明内容】
因此，本发明的一个目的是提供一种例如双重镶嵌型的BEOL互连结构，其在窄线和宽线层中具有减小的有效电容(即，低k)。
本发明的一个目的还提供具有改进的附着性的一种例如双重镶嵌型的BEOL互连结构
本发明的另一个目的是提供一种BEOL互连结构，其包括：至少一个应力调节覆盖层，其形成在具有大于约百万分之20(“ppm”)的热膨胀系数(＂CTE＂)和相关的第一内部应力的第一层面与具有约小于20ppm的CTE和相关的第二内部应力的第二层面之间，其中该覆盖层具有内部应力，以补偿第一层面的第一内部应力和第二层面的第二内部应力。具有可调节应力状态的覆盖层(即，伸张与压缩)可以良好地减轻在该互连结构上的应力，即，提供一种具有足够低的内部应力的互连结构，例如，具有约等于0的内部应力。按照这种方式，该互连结构在温度循环过程中具有改进的应力匹配稳定性。
与本发明的这些和其他目的相一致，在此提供一种互连结构，其中包括：具有大于大约20ppm的CTE和相关的第一内部应力的第一层面，该第一层面具有形成在其中的第一组金属线；具有小于大约20ppm的CTE和相关的第二内部应力的第二层面，该第二层面具有形成在其中的第二组金属线；形成在第一层面和第二层面之间的应力调节覆盖层，该覆盖层具有第三内部应力，以补偿与第一层面相关的第一内部应力和与第二层面相关的第二内部应力，并且良好地减轻在该互连结构上的应力。
并且，根据本发明，提供一种互连结构，其中包括：一个或多个第一层面，其具有大于大约20ppm的CTE和形成在其中的第一组金属线；一个或多个第二层面，其具有小于大约20ppm的CTE和形成在其中的第二组金属线，其中在第一组中的每条金属线的宽度等于或大于在第二组中的每条金属线的宽度，并且在它们之间形成一个应力调节覆盖层。
还公开一种用于制造互连结构的方法，其具有大大减小的内部应力，用于形成半导体器件，其中包括如下步骤：
a)在一个集成芯片的至少一部分上形成一个或多个层面，每个层面包括具有大于大约20ppm的CTE和相关的第一内部应力，每个第一层面具有形成于其中的第一组金属线；
b)在最上层面的第一层面上形成应力调节覆盖层；
c)在该覆盖层的至少一部分上形成一个或多个层级，每个层级包括第二层面，其具有小于大约20ppm的CTE和相关的第二内部应力，每个第二层面具有形成于其中的第二组金属线；其中该覆盖层具有第三内部应力，以补偿与第一层面相关的第一内部应力和与第二层面相关的第二内部应力，并且良好地减轻在互连结构上的应力。
【附图说明】
下面参照附图说明本发明的优选实施例，其中：
图1A为示出包含具有一组金属线和其内的通孔的第一层面以及其上的扩散阻挡层的互连层级的集成芯片的示意截面示图；
图1B为示出包括图1A的互连层级具有一个硬掩膜覆盖层使得金属线和通孔的上部水平部分与该硬掩膜覆盖层的上表面相齐平的集成芯片的另一个实施例的示意截面示图；
图2为图1A的层级的多互连层级的示意截面示图；
图3为其上具有图2的多互连层级的示意截面示图；
图4A为包含形成在该覆盖层上的互连层级的图3的结构的示意截面示图，该互连层级具有第二层面，其具有一组金属线和其内的通孔；
图4B为示出包括图4A的互连层级具有一个硬掩膜覆盖层使得金属线和通孔的上部水平部分与该硬掩膜覆盖层的上表面相齐平的集成芯片的另一个实施例的示意截面示图；以及
图5为图4A的层级的多互连层级的示意截面示图。
【具体实施方式】
本发明针对于一种用于形成半导体器件的互连结构，通过采用具有相关的第一内部应力的第一层面和具有相关的第二内部应力的第二层面之间的应力调节覆盖层，该互连结构具有大大减小的内部应力。通常，与第一层面相关的第一内部应力是伸张应力，而根据为第二层面所选择的特定材料，与第二层面相关的第二内部应力是伸张应力或压缩应力。本发明的互连结构基于这样的惊人的发现，即当选择特定的材料用于第一和第二层面时，各个材料的应力使得具有相关的特定应力(即，伸张或压缩应力)的应力调节覆盖材料可以被选择，以大大减小该结构的整体内部应力，从而良好地减轻在该内部结构上的应力。下面将参照本申请的附图详细描述本发明的互连结构。
现在参见图1A，根据本发明在一个这样的半导体器件可以通过首先提供形成在半导体材料基片上的一种集成电路结构8而形成。在此所用的表达“集成电路结构”例如是指本领域所公知的在形成结束之后(即，在金属化条带形成之后)的集成电路。该基片可以是一个半导体晶片或由例如Si、SiGe、Si/SiGe、Si/Si02/Si等等这样的任何常规的半导体材料所构成的芯片。根据所制造的器件，该基片可以是n或p型。另外，该基片可以包含形成在该基片或其表面上的各种绝缘和/或器件区。该基片还可以包含在其表面上的金属膜焊盘。除了含硅的半导体材料之外，该基片还可以是包含CMOS器件的电路。
通常，集成电路8具有通过在至少一部分上淀积第一层面10而形成的第一互连层级9。第一层面10具有大于大约20ppm的CTE并且具有相关的第一内部应力。另外，第一层面10将具有一组可选地包含衬里材料13的金属线14。如本领域的普通技术所公知人员，通常与具有大于大约20ppm的CTE的材料相关并且用于第一层面的内部应力是伸张应力。通常的所用的是与伸张应力相关的数值为正，即大于0的数值，而与压缩应力相关的数值为负，即小于0的数值。通常，伸张应力根据为第一层面所选择的特定材料而变化并且一般从大约0.1×109至大约1.5×109达因/cm2，最好为从大约0.5×109至大约1×109达因/cm2。
用于第一层面10的适当材料为低k伸张应力，其具有相关的伸张应力，并且包括任何本领域的普通技术人员具有低介电常数常规的非多孔和多孔材料。采用多孔有机绝缘材料特别有利，由于如本领域普通技术人员所公知，这些材料将减小在半导体器件的有效介电常数。优选的有机材料包括但不限于有机热固树脂，例如Dow化学公司销售的商标为SiLK的有机热固树脂(其具有从大约0.45×109至大约0.50×109达因/cm2的伸张应力)；聚酰亚胺；聚芳基烯醚；苯环丁烯以及由这些材料的多孔形态；等等，最好在此使用SiLK或多孔类型的SiLK。在形成第一层面10中所使用的有机绝缘材料通常具有约小于3的介电常数，并且最好为从大约1.5至大约2.7。平均孔尺寸和这些材料的尺寸分布通常为从大约1至大约50纳米，最好小于大约10纳米。
用于在基片8上形成第一层面10的技术和参数(例如，旋涂)是本领域所公知的。具有伸张内部应力的第一层面10通常被施加到作为基本上平整的层面的基片8的表面上。基本上平整的层面例如可以直接通过喷射、旋涂的形成处理而形成或通过其他本领域所公知的方法而形成，旋涂方法是优选的，或者通过采用已知和常规的处理，例如化学机械抛光(CMP)，一旦已经形成第一层面10，以提供一个基本上平整的层面。一般来说，第一层面10的厚度为从大约100至大约600纳米，最好为从大约300至大约500纳米。
除了这些部件之外，第一层面10还可以包括具有金属线14的金属填充的通孔12。产生具有用于其中的双重镶嵌布线互连结构的金属线和通孔特别有利。该金属线和通孔可以由相同或不同的导电材料所构成。在此所用的适当材料包括但不限于W、Cu、Al、Ag、Au及其合金等等。最佳的材料是Cu。在第一层面10中形成金属线是有利的，使得宽度(从上往下看或者俯视)相对较小，即，窄线。用于金属线14的宽度通常从大约20纳米至大约250纳米，最好为从大约100至大约180纳米。还须考虑同时形成到达大约100微米宽的不同宽度的布线。
每个金属线14和通孔12可以用优选地包括衬里材料13，其作为金属线和通孔的衬里。可以用作为衬里的适当材料包括但不限于TiN、TaN、Ta，WN、W、TaSiN、TiSiN等等及其混合物。该衬里可以包括单个层面或者它可以由多层所构成。
用于形成包括在第一层面中的金属线和通孔的衬里的可选衬里材料的金属线和通孔的技术和参数是本领域的普通技术人员所公知的。例如，用于限定直线和通孔的开口可以用常规的光刻技术而形成(包括把光刻胶施加到低k有机绝缘层的表面上)并且进行蚀刻。该蚀刻步骤包括任何常规的干法或湿法蚀刻处理，例如反应离子蚀刻、离子束蚀刻和等离子体蚀刻。然后利用常规的剥离处理从该层面上剥离光刻胶。
在第一层面中形成开孔之后，开孔的暴露表面可以被通过使用本领域普通技术人员所公知的清理方法而清理。接着，利用常规的淀积处理，例如蒸发、溅射、CVD和ALD这样的任何常规的淀积处理，可选的衬里材料可以形成在该开孔的暴露表面上以及有机绝缘层的暴露表面上。该衬里一般具有从大约2至大约100纳米厚度。
接着，如果使用衬里，例如通过使用CVD、等离子体辅助的CVD、溅射、电镀、蒸发或化学溶液淀积，上述导电材料之一被在淀积在该衬里上，或淀积在该开孔和第一层面10的暴露表面上。该导电填充结构然后受到常规的平面化处理，其中在该开口外部的任何剩余的导电材料和/或衬里被充分地除去。例如，可以使用CMP，并且在CMP之后，金属线的上水平部分基本上与第一层面的上表面共面。
扩散阻挡层18然后可以被淀积作为在其上表面上的一个连续层，以形成互连层级9。扩散阻挡层18由任何介电材料所构成，其能够防止上述导电金属之一扩散到形成在该互连层级之上的第一层面中，这将在下文中描述。阻挡层的另一个重要特征是它不影响金属线的电阻率。另外，阻挡层可以作为一个RIE阻蚀层。用于形成扩散阻挡层18的适当材料包括但不限于SiC、SiCH、含氮材料，例如Si3N4、SiON和SiCN、SiCNH，例如这些含氮材料具有如下原子成分：从大约10至40％的Si、大约10至30％的C、大约5至30％的N、大约20至50％的H等等。用于淀积阻挡层18的技术和参数是本领域的普通技术人员所公知的。
在另一个实施例中，在形成金属线和通孔之前，例如由SiCH、α-SiCH、SiCOH、SiO2或SiN这样的材料所形成的硬掩膜CMP停止层20可以形成在有机绝缘层之上，如图1B中所示。用于淀积硬掩膜CMP停止层20的技术和参数是本领域的普通技术人员所公知的，例如采用常规的淀积处理。该CMP停止层有助于在光刻胶中腐蚀的构图并且有助于在金属CMP的过程中防止第一层面的腐蚀。附加的硬掩膜CMP停止层是可选的，但不是必要的，它在第一层面被构图和腐蚀之后或者在金属填充抛光之后被完全或部分地除去。当在该互连层级9中存在硬掩膜覆盖材料时，金属线的上水平部分与硬掩膜覆盖层的上表面共面(参见图1B)。
上述包括第一层面的淀积、第一层面的构图和腐蚀、导电填充和平面化的用于形成镶嵌结构的处理步骤可以被重复执行任何次数，以及提供如图2中所示的一种多互连层级结构。如图2中所示，形成多个互连层级9、9a和9b，其分别具有第一层面10，10a和10b和一组金属线14、14a和14b，具有通孔12、12a和12b，以提供多级结构。每个层级被根据上文描述而形成，并且包括上述成分。在以形成的层级数目例如为从大约2至大约10个层级。
接着，一个或多个相同或不同的应力调节覆盖材料被淀积在层面18，作为一个连续层22，如图3中所示。层面22一般被淀积在最上方的互连层级上。用于形成覆盖层22的应力调节覆盖材料具最好有内部应力，以补偿与第一层面10相关的第一应力以及与下文中所述的第二层面相关第二应力。按照这种方式，应力调节覆盖材料通过把该结构的内部应力大大地减小到小于大约-2×109达因/cm2的程度并且最好把应力减小到约为0而减轻在互连结构上的应力。如上文所述，为了减轻该结构的应力，根据为第一和第二层面所选择特定材料，选择用于形成分别具有伸张应力和压缩应力的一个或多个覆盖层的一种或多种覆盖材料。另外，用于该覆盖层的覆盖材料最好具有阻挡层特性，使得该覆盖材料能够防止上述导电金属之一扩散到形成在该覆盖层之上的第二层面的材料中，这将在下文中讨论。
用于形成覆盖层的适当材料例如包括具有压缩应力的由包括至少Si、C、N和H和可选的O所形成的材料。适用于形成覆盖层22并且具有压缩应力的其它材料包括但不限于来自高密度等离子体(HDP)的氮化硅、来自低密度等离子体(PE CVD工具)的氮化硅、来自高密度等离子体的非常薄的氮化硅等等。用于具有相关的伸张应力的覆盖层22的适当材料由包含至少Si、C和H的成分所形成。用于覆盖层22的材料的压缩和伸张应力的例子在下文的表1中给出。
表1覆盖层材料的固有应力
材料 室温应力
SiCH 大约0.5至大约2.0 109达因/cm2
伸张应力
SiCNH 大约-1至大约-2×109达因/cm2
压缩应力
来自高密度等离子体 大约-2.0×109达因/cm2(HDP)的氮化硅 压缩应力
(典型的)
来自高密度等离子体 大约-12×109达因/cm2(HDP)的非常薄的氮化硅 压缩应力
来自低密度等离子体 大约-2.0至大约-4.0×109达因/cm2的氮化硅(PE CVD工具) 压缩应力
用于覆盖层22的优选材料由SiCNH所形成，其中原子成份包括从大约10至大约40％的Si、大约10至大约30％的C、大约5至大约30％的N、大约20至大约50％的H，具有相对少量的O，例如小于大约0.5％。特别优选的成分如下，其中原子成分为大约26％的Si、大约18％的C、大约19％N和大约37％的H。用于淀积覆盖层22的技术是本领域的普通技术人员所公知的，例如，等离子体增强的化学汽相淀积(PE CVD)。覆盖层22的厚度通常为从大约10至大约100纳米并且最好为从大约20至大约80纳米。
通常，根据如下方程I，选择用于形成应力调节覆盖层使得这些层面的应力匹配大大地减小该互连结构的应力的材料特别有利：
t1Sc1+t2Sc2+t3Ss1+t4Ss2＝0 (I)
其中，t1为第一覆盖层的厚度，Sc1为与第一覆x盖层相关的应力，t2为第二覆盖层的厚度，Sc2为与第一覆盖层相关的应力，t3为第一层面的厚度，Ss1为与第一层面相关的应力，t4为第二层面的厚度Ss2为与第二层面相关的应力。例如，在用于每个第一和第二层面的应力数值使得t3Ss1和t4Ss2的数值之和大于0(即，用于第一和第二层面的材料都产生伸张应力)，然后用于第一和第二覆盖层的材料的应力数值使得t1Sc1和t2Sc2的数值之和小于0(即，其中在覆盖材料产生压缩应力)。按照这种方式，互连结构的整体应力被大大地减小尽可能地接近于0。如本领域的普通技术人员所知，整体结构的应力值尽可能地接近于0。相应地，该互连结构可以例如在高达大约400至大约450℃的高温下经受热循环。
接着，包含具有形成于其中的一组金属线34和通孔32的至少一个第二层面的互连层级28通常被形成为如图4A中所示。通常，互连层级28通过首先在覆盖层22的上表面的至少一部分上淀积第二层面30而形成。第二层面30具有小于大约20ppm的CTE，并且具有相关的第二内部应力。如本领域的普通技术人员所知，通常与具有小于大约20ppm的CTE并且用于第二层面30的材料相关的内部应力是伸张或压缩内部应力。通常，第二层面的内部应力根据为第二层面所选择的特定材料而变化。第二层面的内部应力一般从大约-2×109达因/cm2至大约+1×109达因/cm2，最好为从大约-1×109达因/cm2至大约+0.7×109达因/cm2。
用于第二层面30的适当材料是低k无机材料并且包括本领域的普通技术人员所公知的具有低介电常数的任何常规的无机非多孔和多孔材料。如普通技术人员所公知，在此时采用多孔无机绝缘材料特别有利，，因为这些材料将减小该半导体器件的有效介电常数。本
优选的无机材料包括但不限于含硅材料，例如由一种或多种Si、C、O、F和H所形成的成分，例如FSG掺杂氧化物、F掺杂氧化物、Si、C、O和H的合金等等。具体的例子包括但不限于来自Applied Materials公司的Black Diamond，来自Novellus Systems公司的Coral以及基于氢基倍半硅烷(hydrogen silsesquioxane(HSQ))、甲基倍半硅烷(methylsilsesquioxane(MSQ))、苯基倍半硅烷(phenyl silsesquioxane)等等。与无机材料的内部应力相关的范围的例子被设置在下表2中。
表2一些低k无机电介质的固有应力
材料 室温下的应力
SiCOH 大约0.2至大约0.7×109达因/cm2
无机物 伸张应力
来自Applied Materials的 大约0.50至大约1.0×109达因/cm2Black Diamond 伸张应力
无机物
来自Novellus的Coral 大约0.2至大约0.7×109达因/cm2
无机物 伸张应力
用于第二层面30的特别优选的无机材料是SiCOH的成分，其中原子成份包括从大约10至30％的Si、大约10至40％的C、大约10至45％的O、大约25至55％的H、以及最好为从大约15至25％是Si、大约12至25％的C、大约15至35％的O和大约30至50％的H。用于形成第二层面30的无机绝缘材料通常包括小于大约3.5以及最好为从大约2.7至大约3.3的介电常数。
用于淀积第二层面30的技术和参数是本领域的普通技术人员所公知的，例如通过来自美国专利No.6,147,009所公开的循环前驱物质采用PECVD，该对专利的内容被包含于此以供参考。第二层面30通常被施加在覆盖层22的表面上作为基本上平整的层面。如上文参照第一层面10所述，一旦层面30已经被形成以有利地提供基本上平整的层面时，例如在化学汽相淀积或旋涂技术的情况中或者通过使用已知和常规的处理，例如化学机械抛光(CMP)，可以直接通过形成处理而获得基本上平整的层面30。一般来说，层面30的厚度为从大约100至大约600纳米，最好为从大约100至大约300纳米。
除了这些部件之外，层面30还可以包括具有金属线34的金属填充的通孔32。如在第一层面10所形成金属线和通孔的情况中，在作为双重镶嵌(通孔加上下一层级的导体)布线互连结构的第二层面30中形成金属线和通孔特别有利。金属线和通孔由相同或不同的导电材料所构成。在此所用的适当材料包括但不限于W、Cu、Al、Ag、Au及其合金等等。最佳的材料是Cu。在第一层面10中形成具有等于或大于金属线14的厚度的金属线34是有利的。金属线34通常具有为金属线14的宽度的n倍的宽度，n约大于1，最好从大约2至大约4。由于宽度增加n倍，因此厚度也较大，但是不是增加一个简单的整数倍。
每个金属线34和通孔32可以用优选地包括衬里材料13，其作为金属线和通孔的衬里。可以用作为衬里的适当材料包括但不限于TiN、TaN、Ta，WN、W、TaSiN、TiSiN等等及其混合物。该衬里可以包括单个层面或者它可以由多层所构成。
用于形成包括在第二层面30中的金属线和通孔的衬里的可选衬里材料33的金属线34和通孔32的技术和参数与上文关于形成在第一层面10中的金属线和通孔的讨论相同。一旦形成具有金属线和通孔的第二层面30，然后该结构可以受到常规的平面化处理，其中在该开孔之外的任何剩余的导电金属和/或衬里基本上被除去，例如，利用CMP处理使得金属线的上水平部分与第二层面的上表面共面。
然后，扩散阻挡层36可以淀积在该上表面上以形成互连层级28。扩散阻挡层36由能够防止上述导电金属之一扩散到形成在该互连层级之上的绝缘层中的任何绝缘材料所构成，则将在下文中描述。阻挡层36还可以作为RIE阻蚀层。用于形成扩散阻挡层36的适当材料和技术及参数可以与用于阻挡层18的相同。
在另一个实施例中，例如SiO2、SiCH或SiN所形成的材料这样的硬掩膜层38可以在形成金属线和通孔之前形成在无机绝缘层30上，如图4B中所示。用于淀积硬掩膜层3的技术和参数是本领域的普通技术人员所公知的。硬掩膜层有助于构图，以及提高在金属CMP过程中对绝缘层腐蚀的抵抗力。附加的硬掩膜层通常(但不是必须)被全部或部分地在CMP过程中在金属填充抛光之后除去。当硬掩膜材料存在于互连层级28中时，金属线的上水平部分与硬掩膜层的上表面共面(图4B)。
包括淀积第二层面、对第二层面进行构图和腐蚀、导电填充和平面化的用于形成镶嵌结构的上述处理步骤可以被重复执行任何次数，以提供如图5中所示多互连层级结构。图5中所示，分别具有第二层面30、30a和30b的互连层级28、28a和28b和一组金属线34、34a和34b，以及分别具有通孔32、32a和32b...被形成以提供多层级结构。每个层级根据上文所述而形成并且包括上述部件。层级的数目例如可以在从大约2至大约10个层级的范围内。
尽管上文通过特定程度的优选形式描述本发明，但是本领域的普通技术人员在阅读上文的描述之后显然可以做出许多改变和变型。例如，本领域所公知的附加层面可以形成在互连层级28之上。因此，应当知道本发明除了在此具体描述的实施例此外还可以有其他变型，而不脱离其精神和范围。